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高電子遷移率晶體管的制作方法

文檔序號:19837917發布日期:2020-02-04 13:22
高電子遷移率晶體管的制作方法

本發明總體上涉及半導體器件,并且更具體地涉及包括基于氮化物的有源層的高電子遷移率晶體管。



背景技術:

包含氮化鎵(也稱為gan)的半導體器件具有承載大電流和支持高電壓的能力。這使得它們對于功率半導體器件越來越受歡迎。近年來,研究工作集中于開發用于高功率/高頻應用的設備。通常,針對這些類型的應用而制造的器件基于表現出高電子遷移率的器件結構,并且被稱為異質結場效應晶體管(也稱為hfet)、高電子遷移率晶體管(也稱為hemt)或調制摻雜的場效應晶體管(也稱為modfet)。例如,hemt可用于模擬電路應用,諸如rf/微波功率放大器或功率開關。這樣的設備通常可以承受例如高達1000伏的高電壓,或在例如從100khz到100ghz的高頻率下操作。

纖鋅礦iii族氮化物層中存在兩種類型的極化,即壓電極化和自發極化。如果晶體是非中心對稱的,并且組成原子的大小和電負性不同,則會發生壓電。例如,纖鋅礦晶體或gan層是非中心對稱的。自發極化是上述情況的一種特殊情況,并且如果晶體例如因其組成原子(諸如ga和n原子)的大小不同而從其理想形狀變形,則會發生自發極化。

基于gan的hemt包括至少兩個氮化物層。氮化物層由具有不同的帶隙和不同的極化度的不同材料形成。相鄰氮化物層中的不同材料會導致極化和帶隙能量的離散階躍,這從而導致導電的二維電子氣(也稱為2deg),該導電的二維電子氣允許電荷流過器件且位于兩層的結附近,并且更特別地是在具有較窄帶隙的層中。ibbetson等人在2000年7月10日的《appliedphysicsletters(應用物理學快報)》第77卷第2期發表的題為“polarizationeffects,surfacestates,andthesourceofelectronsinalgan/ganheterostructurefieldeffecttransistors(algan/gan異質結場效應晶體管中的極化效應、表面態和電子源)”的科學出版物中,從理論上和實驗上考察了algan/gan異質結場效應晶體管中的2deg的起源。該結構包括以下空間電荷組成部分:離子化且固定的gan層中的緩沖極化電荷、algan層的頂部的離子化供體所致的表面電荷、algan/gan界面處和algan層的頂表面的固定和離子極化感應電荷和2deg區域中的量子阱中的電子所致的負電荷。各種電荷的總和為零,因為在沒有外部施加的場的情況下,整個結構必須是電荷中性的。ibbetson等在理論上和實驗上證明,諸如algan層表面處的ga懸掛鍵或雜質之類的類似供體的表面態很可能是hfet中2deg電子的來源。

onojima等人在2008年6月27日發表的題為“effectsofsidepositiononalganbarriersurfacesinganheterostructurefield-effecttransistors(si沉積對gan異質結場效應晶體管中的algan勢壘表面的影響)”的科學出版物中,示出了示意圖模型,這些模型解釋了由于氮化硅鈍化(也稱為sin鈍化)而導致的algan勢壘高度降低以及algan/ganhfet的2deg密度增加。algan勢壘高度降低的可能原因是位于sin/algan界面的si原子充當正離子化的供體,該離子化的供體可部分中和algan表面的負極化電荷,且從而通過極化效應提高2deg密度。

由于處于零柵極偏置的柵極下方存在2deg區域,因此大多數氮化物器件常導通的、即所謂的耗盡模式器件。需要柵極上的某個負電壓(稱為閾值電壓)來通過電容耦合耗盡2deg。對于某些應用,諸如例如電源開關,不希望用非零柵極電壓來關閉器件。在這種情況下,柵極控制需要以如下方式工作,即如果控制電路由于某種原因而發生故障,則源極和漏極之間將不存在電流連接。如果2deg區域在零施加的柵極偏置下的柵極下方耗盡(即去除),則該器件可以是增強模式器件。增強模式器件是常關斷的且理想的,因為它們提供了額外的安全性。增強模式器件需要在柵極施加正偏壓以傳導電流。特別地,將正電壓施加到柵極以便將2deg移動到費米能級以下。一旦在源極和漏極之間施加了另一電壓,2deg中的電子就會從源極移動到漏極。在另一種情況下,有機會對常導通和常關斷器件進行集成以允許創建邏輯功能,諸如not、or、and、nor、nand和xor柵極。在另一種情況下,增強模式器件消除了對負電源電壓的需求,從而降低了電路復雜性和成本。

根據onojima等人可以理解,當用sin鈍化基于ga的hemt的表面時,sin層的si原子將電子給予hemt的2deg,從而填充了hemt的溝道。結晶sin是iii族氮化物晶體的延續,并且si原子充當供體。換句話說,基于ga的hemt的表面處的sin鈍化層增強了hemt的2deg。因此,用sin鈍化hemt的表面防止了hemt的耗盡模式,并且即使在零柵極偏置下也可提高2deg的電導率,從而鞏固了常導通操作。另一方面,對于使用晶體管作為開關或具有高溫能力的集成電路的應用,希望具有常關斷器件。因此,在本領域中仍然需要用于能夠在高功率、高電壓、高速和/或高溫條件下運行的器件的改進的方法和結構。

本發明的目的是公開一種克服了現有解決方案的上述缺點的器件。更特別地,目的是公開一種包括改進的鈍化層并表現出改進的增強模式的高電子遷移率晶體管。



技術實現要素:

根據本發明的第一方面,上述目的是通過一種用于模擬應用的高電子遷移率晶體管實現的,該高電子遷移率晶體管包括:

-襯底;

-位于襯底的頂部上的外延iii-n半導體層疊層,該外延iii-n半導體層疊層包括有源層,該有源層包括:

第一有源iii-n層;以及

第二有源iii-n層,其包括柵極區中的凹部;

在第一有源iii-n層與第二有源iii-n層之間具有二維電子氣;

-位于外延iii-n半導體層疊層的頂部上的柵極;以及

-位于外延iii-n半導體層疊層與柵極之間的鈍化疊層,其中,所述鈍化疊層包括電子受體介電層,所述電子受體介電層適于在柵極未被偏置時耗盡二維電子氣;其中,電子受體介電層在凹部中延伸,并且其中,電子受體介電層包括摻雜有硅和/或鋁的氮化鎂。

這樣,本發明的高電子遷移率晶體管包括改進的鈍化疊層,該改進的鈍化疊層增強了常關斷操作,且從而改進了高電子遷移率晶體管的增強模式。實際上,根據本發明的高電子遷移率晶體管的鈍化疊層包括電子受體介電層,該電子受體介電層在鈍化疊層與外延iii-n半導體層疊層之間的界面處產生受體能級。當高電子遷移率晶體管的柵極未被偏置時,本發明的電子受體介電層耗盡了來自二維電子氣(也稱為2deg)的電子。因此,不存在溝道,并且沒有電流流動,直到高電子遷移率晶體管被偏置以進行操作為止。特別地,在操作期間,向高電子遷移率晶體管的柵極施加偏壓,以使2deg從費米能級以下移動。一旦在高電子遷移率的源極和漏極之間施加另一電壓,2deg中的電子就會從源極流到漏極。因此,根據本發明的高電子遷移率晶體管適合于諸如例如不希望有負極性柵極電源的功率切換或集成邏輯之類的應用。根據本發明的高電子遷移率晶體管的柵極極性是另外期望的,因為其提供了額外的安全性。

由于位于第二有源iii-n層中且位于柵極區中的凹部,根據本發明的高電子遷移率晶體管顯示出比不包括第二有源iii-n層中的凹部的類似的高電子遷移率晶體管高得多的從柵極到2deg的泄漏電流。這是因為在較薄的勢壘層的情況下,增加了增加隧穿、陷阱輔助隧穿,以及代表較低的勢壘高度以供電子克服并通過熱離子發射(或te)和場輔助熱離子發射(或fte)傳輸的可能性。用硅(也稱為si)和/或用鋁(也稱為al)摻雜氮化鎂或mgn,會增加電子受體介電層的帶隙。當這樣的電子受體介電層在柵極區中于第二有源iii-n層中的凹部中、并且在柵極與2deg之間延伸時,泄漏電流因此減小。另外,用si和/或al摻雜mgn增加了電子受體介電層的介電常數,從而允許柵極和2deg之間更好的耦合,并表現出更高的電導率。另外,由于位于柵極區中且位于第二有源iii-n層中的凹部,使得電子受體介電層更接近2deg,從而改進了當柵極未被偏置時通過電子受體介電層耗盡來自2deg的電子的效果。在本發明的上下文中,摻雜氮化鎂應理解為將氮化鎂與硅和/或鋁合金化。換句話說,電子受體介電層是通過獨立于其制造方法的雜質摻雜而獲得的。根據本發明,在使用硅烷(也稱為sih4)或氨(也稱為nh3前體)的sin的沉積期間,通過在mocvd室中分別引入三甲基鋁(也稱為tma)或雙環戊二烯基鎂(cp)2mg的受控流,將sin與al或mg合金化。換句話說,電子受體介電層包括與硅和/或鋁合金化的氮化鎂。可替代地,電子受體介電層包括與鎂和鋁合金化的氮化硅。

電子受體介電層的氮化物原子沿著鈍化接觸界面與第二有源iii-n層的iii族原子鍵合。因此,在高電子遷移率晶體管的鈍化疊層中摻入mg原子會在外延iii-n半導體層疊層與鈍化疊層之間的界面處產生電子受體能級,從而在柵極未被偏置時耗盡高電子遷移率晶體管的來自2deg溝道的電子。在外延iii-n半導體層疊層與鈍化疊層之間的界面處,由離子化的mg受體提供負表面電荷。

當高電子遷移率晶體管的柵極未被偏置時,mgsin耗盡高電子遷移率晶體管的溝道,從而改進了高電子遷移率晶體管的增強模式。電子受體介電層的材料mgsin表現出大的或寬的帶隙,這使其成為用于高電子遷移率晶體管的柵極電介質以防止泄漏的令人感興趣的介電層。quirkj.b.等人于2014年9月在appliedphysicsletters(應用物理學報)105卷,11期的科學出版物中發表的題為“bandgapandelectronicstructureofmgsin2(mgsin2的帶隙和電子結構)”公開了等于6.3ev的mgsin的帶隙。鋁摻雜(也稱為al摻雜)會增加電子受體介電層的材料的帶隙,這會導致甚至更令人感興趣的介電層,以用于鈍化高電子遷移率晶體管并用作柵極電介質,因為更高的帶隙將更有效地阻擋電子泄漏到柵極或從柵極泄漏。此外,al摻雜會影響鈍化疊層的基于氟的等離子體中的蝕刻速率。換句話說,用鋁摻雜鈍化疊層產生用于基于氟的等離子體蝕刻的蝕刻停止層。mgalsin的帶隙預計將高于6ev。

二維電子氣是在二維中自由移動但在第一維中嚴格約束的電子氣。這種嚴格的限制導致沿該方向的運動的量化能級。電子似乎是嵌入3d世界中的2d薄片。對于高功率和/或高頻應用,特別令人感興趣的器件是高電子遷移率晶體管,也稱為hemt。根據本發明,鈍化疊層形成在外延iii-n半導體層疊層與柵極之間。鈍化疊層可以僅形成在柵極下方,并且可以額外地用作柵極電介質。可替代地,鈍化疊層可以形成在外延iii-n半導體層疊層的頂部上,并且可以完全覆蓋外延iii-n半導體層疊層。可替代地,鈍化疊層可以形成在外延iii-n半導體層疊層的頂部上并且部分地覆蓋外延iii-n半導體層疊層的表面,例如,它可以形成在根據本發明的高遷移率電子晶體管的源極與漏極之間的非柵極區域中,其中它用作鈍化并防止下面的2deg的耗盡。

根據本發明的高電子遷移率晶體管的柵極的偏壓取決于電子受體介電層的厚度,特別是朝向正電壓。實際上,電子受體介電層將根據本發明的高電子遷移率晶體管的最大柵極偏置轉變為大電壓,并且還轉變高電子遷移率晶體管的閾值電壓。根據本發明的高電子遷移率晶體管的柵極偏置介于-10伏與20伏之間,優選地在0伏與10伏之間。根據本發明的高電子遷移率晶體管的閾值電壓介于1伏與5伏之間,優選地在1伏與2伏之間。相比之下,對于常導通的高電子遷移率晶體管,柵極偏壓通常達到-2電壓,并且高電子遷移率晶體管的柵極偏置范圍通常介于-10伏與2伏之間。

第二有源iii-n層包括柵極區中的凹部,其中該凹部至少部分地在所述第二有源iii-n層中延伸,并且其中電子受體介電層在凹部中延伸,使得鈍化表面與位于凹部中的第二鈍化表面直接接觸。

這樣,根據本發明的高電子遷移率晶體管是絕緣柵極hemt,具有在外延iii-n半導體層疊層的第二有源iii-n層中形成的柵極下方的凹部。這樣,高電子遷移率晶體管的閾值電壓移向正電壓轉變,并且這改進了高電子遷移率晶體管的增強模式。

本發明的實施方式可以特別好地適用于基于氮化物的器件,諸如基于iii族氮化物的hemt。iii族氮化物或iii-n族是指在元素周期表的iii族中的元素之間形成的半導體化合物,例如硼(也稱為b)、鋁(也稱為al)、鎵(也稱為ga)、銦(也稱為in)和氮(也稱為n)。二元iii族氮化物化合物的示例為gan、aln、bn等。iii族氮化物也指三元和四元化合物,諸如algan和inalgan。

可替代地,外延iii-n半導體層疊層包括在襯底與有源層之間生長的外延生長的緩沖層。緩沖層可以具有與襯底不同的性質,例如,在緩沖層具有大帶隙的意義上,襯底和緩沖層的帶隙相對分離的較遠(諸如分別為1.1ev和6.2ev),以便提供本特性,諸如高擊穿電壓,例如大于250v,優選大于500v,甚至更優選大于1000v,諸如大于2000v,或者甚至更大。在示例中,緩沖層是具有大帶隙的iii-n緩沖層。其中iii是指iii族元素,現在是13族和3族元素,諸如b、al、ga、in、t1、sc、y和鑭系元素與錒系元素。緩沖層包括層的疊層,在一示例中,第一層通常是成核層。

根據本發明的可選方面,高電子遷移率晶體管還包括位于外延iii-n半導體層疊層與鈍化疊層之間的界面,并且其中電子受體介電層在該界面處提供電子受體能級。

這樣,當柵極不被偏置時,高電子遷移率晶體管的2deg被耗盡,因為2deg的電子在外延iii-n半導體層疊層與鈍化疊層之間的界面處流向電子受體能級。換句話說,電子受體介電層通過在外延iii-n半導體層疊層與鈍化疊層之間的界面處存在離子化電子受體原子而提供負表面電荷,從而在柵極未被偏置時耗盡高電子遷移率晶體管的2deg的電子。

根據本發明的可選方面,高電子遷移率晶體管還包括位于外延iii-n半導體層疊層與鈍化疊層之間的界面,并且其中電子受體介電層在鈍化疊層中提供電子受體能級。

這樣,當柵極未被偏置時,高電子遷移率晶體管的2deg被耗盡,因為2deg的電子流向鈍化疊層中的電子受體能級。換句話說,電子受體介電層通過在鈍化疊層中存在離子化的電子受體原子而提供負表面電荷,從而在柵極未被偏置時耗盡高電子遷移率晶體管的2deg的電子。

根據本發明的可選方面,電子受體介電層包括以下中的一者或多者:mgsin;mgaln;mgsialn。

根據本發明的可選方面,電子受體介電層包括以下中的一者或多者:

-mgxsi1-xn,其中x介于0.05與0.95之間;

-mgyal1-yn,其中y介于0.05與0.95之間;

-mgasizal1-a-zn,其中a介于0.05與0.95之間,并且其中z介于0.05與0.95之間,并且其中a+z介于0.1至1之間。

術語mgsin涉及以任何化學計量比(mgxs1-xn)包含mg、si和n的組合物,其中x介于0.05與0.95之間。術語mgaln涉及以任何化學計量比(mgyal1-yn)包含mg、al和n的組合物,其中y介于0.05與0.95之間。術語mgsialn涉及以任何化學計量比(mgasizal1-a-zn)包含mg、si、al和n的組合物,其中a介于0.05與0.95之間,并且其中z介于0.05與0.95之間,并且其中a+z介于0.1與1之間。

根據本發明的可選方面,電子受體介電層包含mgxsi1-xn,其中x介于0.05與0.95之間。

這樣,高電子遷移率晶體管的溝道中的電子密度可以通過調節電子受體介電層的組成的參數x來進行調整。

根據本發明的可選方面,電子受體介電層包括mgysi1-yn,其中y介于0.05與0.95之間。

這樣,高電子遷移率晶體管的溝道中的電子密度可以通過調節電子受體介電層的組成的參數y來進行調整。

根據本發明的可選方面,電子受體介電層包含mgasizal1-a-zn,其中a介于0.05與0.95之間,并且其中z介于0.05與0.95之間,并且其中a+z介于0.1與1之間。

這樣,高電子遷移率晶體管的溝道中的電子密度可以通過調節電子受體介電層的組成的參數z來進行調整。電子受體介電層的材料的帶隙可以通過調節參數a和z來進行調整。

根據本發明的可選方面,電子受體介電層在外延iii-n半導體層疊層的頂部上外延生長。

這樣,通過形成外延iii-n半導體層疊層來形成電子受體介電層。全結晶電子受體介電層在外延iii-n半導體層疊層的頂部上外延生長。可替代地,部分結晶的電子受體介電層在外延iii-n半導體層疊層的頂部上外延生長。可以在如原子層沉積(也稱為ald)、化學氣相沉積(也稱為cvd)或物理氣相沉積(也稱為pvd)之類的外延工具的幫助下,通過異位(ex-situ)沉積來形成電子受體介電層。可替代地,可以通過在mocvd或mbe室中原位(in-situ)沉積來形成電子受體介電層。可替代地,可以通過沉積相同材料的非晶膜并使用熱退火對其進行重結晶來形成電子受體介電層。

第一有源iii-n層和第二有源iii-n層之間的晶格常數的差異產生應變,該應變可導致有源層的錯位。這種應變可能導致界面陷阱狀態,其減慢了器件的響應速度。界面陷阱狀態與由懸空鍵、氧原子或羥基原子、在第二有源iii-n層的表面處可接近的螺紋錯位產生的表面狀態相關聯。因此,在外延iii-n半導體層疊層的頂部上外延生長的電子受體介電層終止并鈍化外延iii-n半導體層疊層的第二有源iii-n有源層的表面上的懸空鍵,以限制界面陷阱的數量,防止氧或氫氧根離子遷移并鍵合到第二有源iii-n層的表面上,并有助于提高器件性能。換句話說,鈍化疊層減少或消除了外延iii-n半導體層表面處的導致器件性能下降的影響,諸如例如由于在高電子遷移率晶體管的柵極與漏極之間存在陷阱狀態而導致的漏極電流降低、閾值電壓波動較大、截止電流泄漏較大等。另外,晶體鈍化疊層可以具有與外延iii-n半導體層和在其頂部上的鈍化疊層相匹配的晶格常數,因此提供與界面的任一側的合適的鍵匹配,并因此減少外延iii-n半導體層與鈍化疊層之間的界面陷阱。還通過提供表面鍵的連貫終止而減少了表面陷阱的影響。這樣,通過引入該晶體鈍化疊層可以實現良好的界面。

根據本發明的可選方面,第一有源iii-n層包括inalgan,并且其中第二有源iii-n層包括inalgan,并且其中第二有源iii-n層包括大于第一有源iii-n層的帶隙的帶隙,并且其中第二有源iii-n層包括大于第一有源iii-n層的極化的極化。

這樣,在相鄰的第一有源iii-n層和第二iii-n層中使用不同的材料引起極化,該極化有助于在第一有源iii-n層與第二有源iii-n層之間的結附近的導電2deg區域(尤其是在第一有源iii-n層中,其包括比第二有源iii-n層的帶隙窄的帶隙)。

第一有源iii-n層的厚度例如介于20nm與500nm之間,優選在30nm與300nm之間,更優選在50nm與250nm之間,諸如例如從100nm至150nm。第二有源iii-n層的厚度例如介于10nm與100nm之間,優選地介于20nm與50nm之間。這種厚度的組合為有源層提供了良好的特性,例如就所獲得的2deg而言。

第一有源iii-n層包含氮化物和b、al、ga、in和tl中的一者或多者。第一有源iii-n層例如包括gan。第二有源iii-n層包含氮化物和b、al、ga、in和tl中的一者或多者。第二有源iii-n層例如包含algan。術語algan涉及以任何化學計量比(alxgayn)包含al、ga和n的組合物,其中x介于0與1之間且y介于0與1之間。可替代地,第二有源iii-n層例如包含aln。可替代地,第二有源iii-n層包含inalgan。諸如inalgan之類的組合物包含任何合適量的in。可替代地,第一有源iii-n層和第二有源iii-n層均包含inalgan,并且第二有源iii-n層包括大于第一有源iii-n層的帶隙的帶隙,并且其中第二有源iii-n層包括大于第一有源iii-n層的極化的極化。可替代地,第一有源iii-n層和第二有源iii-n層均包含blnalgan,并且第二有源iii-n層包括大于第一有源iii-n層的帶隙的帶隙,并且其中第二有源iii-n層包括大于第一有源iii-n層的極化的極化。可以根據要獲得的特性來選擇有源層的組合物,并且組合物可以相應地變化。例如,包含約150nm厚度的gan的第一有源iii-n層和包含約20nm厚度的algan的第二有源iii-n層獲得了良好的結果。

根據本發明的可選方面,所述襯底包括以下中的一者或多者:si、絕緣體上硅、碳化硅、藍寶石。

這樣,本發明的高電子遷移率的制造與為互補金屬氧化物半導體技術和處理開發的現有制造技術兼容。換句話說,高電子遷移率晶體管的制造是cmos兼容的,因為本特征與本處理步驟可以集成在其中而無需太多額外的工作。這降低了與制造諸如晶體管相關聯的復雜性和成本。優選地,襯底是si襯底,諸如<111>si襯底,和它們的組合,以及包括初始層(諸如層的疊層)的襯底。可替代地,高電子遷移率晶體管的襯底包括鍺,也稱為ge或絕緣體上ge等。可替代地,高電子遷移率晶體管的襯底包括獨立式gan襯底、獨立式aln襯底。

根據本發明的可選方面,鈍化疊層還包括氧化層。

這樣,高電子遷移率晶體管的鈍化疊層包括氧化層,該氧化層用作高電子遷移率晶體管的柵極的柵極絕緣體。氧化層呈現出與柵極的電清晰的界面,高的介電常數可最大化柵極與2deg之間的靜電耦合,這導致高電子遷移率晶體管的跨導增加,并且厚度足以避免由于量子遂穿而導致的介電擊穿和泄漏。

根據本發明的可選方面,氧化層包含mgo。

這樣,在存在氧化層的情況下,柵極絕緣體表現出高的介電常數,其允許更高的電容。

根據本發明的可選方面,柵極形成在氧化層的頂部上。

這樣,氧化層形成為包含在高電子遷移率晶體管的柵極與電子受體介電層之間。換句話說,電子受體介電層外延地形成在外延iii-n半導體層的頂部上,氧化層形成在電子受體介電層的頂部上,并且柵極形成在氧化層的頂部上。

根據本發明的可選方面:

-電子受體介電層包括與外延iii-n半導體層疊層接觸的鈍化表面和與所述鈍化表面相反的介電表面;并且

-第二有源iii-n層包括與電子受體介電層的鈍化表面接觸的第二鈍化表面,從而在第二有源iii-n層和電子受體介電層之間限定鈍化接觸界面。

根據本發明的可選方面:

-電子受體介電層包括與外延iii-n半導體層疊層接觸的鈍化表面和與所述鈍化表面相反的介電表面;

-氧化層包括與介電表面接觸的氧化物表面和與所述氧化物表面相反的鈍化絕緣表面;

-介電表面和氧化物表面延伸成使得氧化物表面沿著介電表面的整個表面與介電表面直接接觸;

-柵極包括向柵極施加電壓偏置的偏置表面和與該偏置表面相反的柵極絕緣表面;

-柵極形成在氧化層的頂部上,從而在鈍化絕緣表面與柵極絕緣表面之間限定絕緣接觸界面。

這樣,在包含例如mgsin或mgaln或mgsialn的電子受體介電層與包含例如mgo的氧化層之間形成界面。另外,在包含例如mgo的氧化層與高電子遷移率晶體管的柵極之間形成界面。可替代地,介電表面和氧化物表面延伸成使得氧化物表面沿著10%至100%的介電表面的表面與介電表面直接接觸。高電子遷移率晶體管的柵極經由柵極絕緣表面偏置。換句話說,在柵極絕緣表面上施加電壓以在操作中對高電子遷移率晶體管進行偏置。

根據本發明的可選方面,絕緣接觸界面延伸成使得柵極絕緣表面與10%至100%的鈍化絕緣表面直接接觸。

這樣,當柵極絕緣表面沿著鈍化絕緣表面的100%延伸時,氧化層完全包含在電子受體介電層與柵極之間,即在高電子遷移率晶體管的柵極下方。當柵極絕緣表面與鈍化絕緣表面直接接觸但不沿著整個鈍化絕緣表面時,氧化層例如比柵極延伸得更多,并且例如在高電子遷移率晶體管的源極與漏極之間延伸。

根據本發明的可選方面,電子受體介電層包括與外延iii-n半導體層疊層接觸的鈍化表面和與該鈍化表面相反的介電表面;并且第二有源iii-n層包括與電子受體介電層的鈍化表面接觸的第二鈍化表面,從而在第二有源iii-n層和電子受體介電層之間限定鈍化接觸界面。

根據本發明的替代方面,電子受體介電層的氮化物原子沿著鈍化接觸界面與第二有源iii-n層的iii族原子鍵合。

這樣,由于鈍化疊層的存在,且更特別地由于電子受體介電層的存在,當柵極未被偏置時,第二有源iii-n層中的勢壘高度增加并且高電子遷移率晶體管的2deg密度減小。實際上,當電子受體介電層包含例如mgsin或mgaln或mgsialn時,位于電子受體介電層的鈍化表面處的mg原子充當負離子化的供體,其可以部分中和第二有源iii-n層的正極化電荷,并從而通過極化效應降低2deg密度。換句話說,電子受體介電層的原子,例如當電子受體介電層包含mgsin或mgaln或mgsialn時的mg原子,因此用作2deg的電子的受體,從而當高電子遷移率晶體管的柵極未被偏置時耗盡溝道。

根據本發明的可選方面:

鈍化接觸界面延伸成使得鈍化表面在柵極區與第二鈍化表面的10%至30%直接接觸;并且

鈍化疊層還包括在第二有源iii-n層的頂部上并且在電子受體介電層的兩側形成的兩個電子供體介電層,使得兩個電子供體介電層中的每個包括與第二有源iii-n層直接接觸的iii-n接觸表面。

這樣,電子受體介電層不沿著第二有源iii-n層的第二鈍化表面的整個表面延伸。

這樣,電子受體介電層被電子受體介電層的每一側上的電子供體介電層包圍。換句話說,電子受體介電層的鈍化表面與第二鈍化表面直接接觸,并且在高電子遷移率晶體管的電子受體介電層的每一側上形成電子供體介電層。該電子供體介電層改進了第二有源iii-n層的在沒有在第二有源iii-n層的頂部上形成電子受體介電層的區域中的鈍化。換句話說,電子供體介電層中的每個電子供體介電層與第二有源iii-n層直接接觸。

根據本發明的可選方面,電子供體介電層包含sin。

電子供體介電層是高密度的sin,其在mocvd反應器中原位沉積。sin可以是化學計量的或非化學計量的。發明人通過實驗表明,例如,覆蓋有原位sin的hemt結構不受工藝步驟的影響,即使那些預計具有高溫度的工藝步驟也是如此。可替代地,電子供體介電層包含alsin。al摻雜允許增加介電材料的帶隙。可替代地,電子供體介電層包含si、al、o和n中的一者或多者。電子供體介電層的厚度為1nm至500nm,優選為30nm至400nm,更優選為50nm至300nm,諸如為100nm至200nm。在進行任何其他處理之前,可以通過pecvd或lpcvdsin或siox從外部對原位sin進行增厚,例如厚度超過500nm。薄的電子供體介電層允許形成低電阻的歐姆接觸。另外,電子供體介電層包括si,si可以在algan中擴散,在其中充當供體。在algan層中引入供體類型有助于歐姆接觸的形成,從而降低了接觸電阻。電子供體介電層是在700℃至1300℃、700℃至1250℃、700℃至1100℃之間的溫度下形成的。應理解的是,當提及sin時,是指由si和n組成的化合物。sin可以包括si3n4,但是還包括其他化學式,諸如但不限于為不同化學計量比或非化學計量比的sixny。在化學式sixny中,x和y可以定義為實數,其中0<x≤100,0<y≤100。當外延iii-n半導體層疊層生長時,nh3保持在反應室中流動,并且打開sih4管線,從而允許sin的生長和高溫。在sin生長后,停止sih4流動,并在保持nh3流動的同時將結構冷卻至室溫,以避免從頂層脫附。

根據本發明的可選方面,電子供體介電層在第二有源iii-n層的頂部上外延生長。

有利的是,通過摻雜sin或添加諸如al或b之類的物質來保持原位生長的sin的結晶度。當在第二有源iii-n層上生長時,原位sin變形以適應由材料之間的晶格失配引起的應變。眾所周知,大的晶格失配會觸發將外延生長模式從二維franck-vandermerwe逐層生長模式恢復為三維volker-weber生長模式,其然后又更傾向于變成無定形的增長模式。因此可以將比si小的原子并入sin中,例如al或b,以縮小β相sin的晶格常數并使之更好地與第二有源iii-n層的晶格常數匹配。在sin晶格中包含al的另一個優點是,由于al和f之間的相互作用會產生高度不揮發的alf,因此在基于氟的等離子體中提高了抗干法蝕刻的能力。電子供體介電層是完全結晶的。可替代地,電子供體介電層是部分結晶的,并且在與第二有源iii-n層的第二鈍化表面的界面處包括至少一些結晶單層。

根據本發明的可選方面,電子供體介電層各自包括與第二有源iii-n層直接接觸的siniii-n接觸表面。

根據本發明的可選方面,分別在源極區和漏極區中蝕刻掉電子供體介電層。

這樣,在電子供體介電層中限定了開口,以分別露出要在其中形成器件端子的源極區和漏極區。例如,可以執行光刻步驟,并且可以分別在源極區和漏極區中蝕刻掉電子供體介電層。例如,可以通過在hf或緩沖hf中的濕法蝕刻或在氟化學中在rie或icp等離子體工具中的干法蝕刻來去除電子供體介電層。

氟化學中的電子供體介電層的干法蝕刻和濕法蝕刻都將在第二有源iii-n層上停止,該第二有源iii-n層以非常高的選擇性用作蝕刻停止層。例如,在基于氟化學的干法蝕刻系統中,諸如例如在分別使用sf6或cf4作為蝕刻氣體和蝕刻功率為10w至150w的rf或“壓板”和icp或“線圈的感應耦合等離子體系統中,對電子供體介電層進行蝕刻。這允許徹底去除剩余的電子供體介電層,而不去除第二有源iii-n層或下面的任何層。可替代地,第二有源iii-n層在濕法蝕刻中、例如在堿性溶液中或在抗蝕劑顯影劑(resistdeveloper)中被部分蝕刻,從而允許部分地在有源層中的源極區和漏極區中形成相應的歐姆接觸。

根據本發明的可選方面,鈍化接觸界面延伸成使得鈍化表面沿著第二鈍化表面的整個表面與第二鈍化表面直接接觸。

在這種情況下,電子受體介電層確實沿著第二有源iii-n層的第二鈍化表面的整個表面延伸。

根據本發明的可選方面,分別在源極區和漏極區中蝕刻掉電子受體介電層。

在這種情況下,電子受體介電層完全覆蓋第二有源iii-n層,并且在電子受體介電層的每一側都沒有形成電子供體介電層。在電子受體介電層中限定了開口,以分別露出要在其中形成器件端子的源極區和漏極區。例如,可以執行光刻步驟,并且可以分別在源極區和漏極區中蝕刻掉電子受體介電層。例如,可以通過干法蝕刻去除電子受體介電層。

根據本發明的可選方面,分別在源極區和漏極區中形成歐姆接觸。

源極觸點和漏極觸點是與2deg的歐姆觸點,并且可以通過沉積金屬疊層,諸如例如ti/al/ni/au、ti/al/mo/au、ti/al/ti/au、ti/al/ti/w、ti/al/w、ti/al/w/cr、ta/al/ta、v/al/ni/au等來制造,與有源層的第二有源iii-n層接觸。可以在金屬沉積之前使第二有源iii-n層凹陷。通過在氮氣氣氛或混合氣體氣氛中,通常在介于800℃與900℃之間的溫度,諸如例如850℃的溫度下進行熱退火,可以進一步改進接觸性能。可替代地,使用本領域技術人員已知的方法來限定附加的金屬互連層,以允許用于柵極、源極和漏極電流的低電阻率電流路徑。

根據本發明的可選方面,當向柵極施加正偏壓時,外延iii-n半導體層疊層適于容納源極區與漏極區之間的電子溝道。

這樣,一旦向柵極施加大于高電子遷移率晶體管的閾值電壓的偏壓,電子就會在高電子遷移率晶體管的源極與漏極之間的柵極下方的電子溝道中流動。

根據本發明的可選方面,電子受體介電層的厚度為0.1nm至3nm。

這樣,電子受體介電層可以是單層,諸如例如單個mgsin或mgaln或mgsialn層,且因此具有單個原子單層的厚度。可替代地,電子受體介電層可以包含多個mgsin或mgaln或mgsialn原子層,諸如例如兩層、三層、四層、五層、十層等。

根據本發明的可選方面,氧化層的厚度為1nm至30nm,優選厚度為3nm至10nm。

根據本發明的可選方面,兩個電子供體介電層的厚度基本上等于電子受體介電層和氧化層的組合厚度。

這樣,高電子遷移率晶體管的外表面被平坦化。可替代地,兩個電子供體介電層的厚度不同于電子受體介電層和氧化層的組合厚度。在這種情況下,可以在完成的高電子遷移率晶體管上沉積厚的sin或siox層,并且該層可以用例如cmp進行平坦化,從而獲得基本平坦的表面。

根據本發明的可選方面,柵極區中的凹部延伸完全穿過第二有源iii-n層,從而暴露出第一有源iii-n層。

根據本發明的可選方面,電子受體介電層在凹部中延伸,使得鈍化表面與位于凹部中的第一有源iii-n層直接接觸。

根據本發明的可選方面,鈍化疊層還包括aln層,其中所述aln層包括aln,并且使得該aln層與位于凹部中的第一有源iii-n層直接接觸;并且其中電子受體介電層在aln層的頂部的凹部中延伸。

這樣,根據本發明的器件是具有完整凹部的、或者換句話說去除了勢壘的mosfet,其中電子受體介電層與第一有源iii-n層中的溝道層接觸。這樣,在柵極下方形成了真正的mos型區域。電子受體介電層與第一有源iii-n層形成良好的界面,其中在正偏置下電荷可能會積累或反轉,并且電子受體介電層確保溝道中的負偏置處沒有電荷。根據本發明的可選方面,aln層包括aln,并且aln層的厚度小于1nm。優選地,aln層是aln的單個單層。aln提高了溝道的電子遷移率。氮化鋁(也稱為aln)實際上顯示出較寬的帶隙,例如大于6ev。由于aln層的這種寬帶隙,電子流動在第一有源iii-n層與aln層之間的界面處感覺到較小的表面粗糙度,且因此電子具有更好的遷移率。

根據本發明的第二方面,提供了一種用于制造高電子遷移率晶體管的方法,該方法包括以下步驟:

-提供襯底;

-在襯底的頂部上提供外延iii-n半導體層疊層,其中提供外延iii-n半導體層疊層包括提供有源層,該有源層包括:

第一有源iii-n層;以及

第二有源iii-n層;

從而在第一有源iii-n層與第二有源iii-n層之間形成二維電子氣;

-在柵極區中于第二有源iii-n層中形成凹部;

-在外延iii-n半導體層疊層的頂部上提供鈍化疊層,其中該鈍化疊層包括電子受體介電層;以及

-在柵極區中于電子受體介電層的頂部上提供柵極,使得當柵極未被偏置時電子受體介電層耗盡二維電子氣;其中電子受體介電層在凹部中延伸,并且其中電子受體介電層包括摻雜有硅和/或鋁的氮化鎂。

這樣,本發明的高電子遷移率晶體管包括改進的鈍化疊層,該改進的鈍化疊層增強了常關斷操作,且從而改進了高電子遷移率晶體管的增強模式。實際上,根據本發明的高電子遷移率晶體管的鈍化疊層包括電子受體介電層,該電子受體介電層在鈍化疊層與外延iii-n半導體層疊層之間的界面處產生受體能級。當高電子遷移率晶體管的柵極未被偏置時,本發明的電子受體介電層耗盡了來自二維電子氣(也稱為2deg)的電子。因此,不存在溝道,并且沒有電流流動,直到高電子遷移率晶體管被偏置以進行操作為止。特別地,在操作期間,向高電子遷移率晶體管的柵極施加偏壓,以使2deg從費米能級以下移動。一旦在高電子遷移率的源極和漏極之間施加另一電壓,2deg中的電子就會從源極流到漏極。因此,根據本發明的高電子遷移率晶體管適合于諸如例如不希望有負極性柵極電源的功率切換或集成邏輯之類的應用。根據本發明的高電子遷移率晶體管的柵極極性是另外期望的,因為其提供了額外的安全性。

由于位于第二有源iii-n層中且位于柵極區中的凹部,根據本發明的高電子遷移率晶體管顯示出比不包括第二有源iii-n層中的凹部的類似的高電子遷移率晶體管高得多的從柵極到2deg的泄漏電流。因此,必須在柵極與2deg之間添加電介質。用硅(也稱為si)和/或鋁(也稱為al)摻雜氮化鎂或mgn,會增加電子受體介電層的帶隙。當這樣的電子受體介電層在柵極區中于第二有源iii-n層中的凹部中延伸時,泄漏電流因此減小。另外,用si和/或al摻雜mgn增加了電子受體介電層的介電常數,從而允許柵極與2deg之間更好的耦合,并表現出改進的電導率。在根據本發明的高電子遷移率晶體管中,對mgsin或mgaln或mgsialn的特定使用允許該器件適合于諸如例如不希望有負極性柵極電源的功率切換或集成邏輯之類的應用。根據本發明的高電子遷移率晶體管的柵極極性是另外期望的,因為其提供了額外的安全性。

當高電子遷移率晶體管的柵極未被偏置時,mgsin耗盡高電子遷移率晶體管的溝道,從而改進了高電子遷移率晶體管的增強模式。電子受體介電層的材料mgsin表現出大的帶隙,這使其成為用于高電子遷移率晶體管的柵極電介質以防止泄漏的令人感興趣的介電層。quirkj.b.等人于2014年9月在appliedphysicsletters(應用物理學報)105卷,11期的科學出版物中發表的題為“bandgapandelectronicstructureofmgsin2(mgsin2的帶隙和電子結構)”公開了等于6.3ev的mgsin的帶隙。鋁摻雜(也稱為al摻雜)會增加電子受體介電層的材料的帶隙,這會導致甚至更令人感興趣的介電層,以鈍化高電子遷移率晶體管,并用作柵極電介質,因為更高的帶隙將更有效地阻擋電子泄漏到柵極或從柵極泄漏。此外,al摻雜會影響鈍化疊層的基于氟的等離子體中的蝕刻速率。換句話說,用鋁摻雜鈍化疊層產生用于基于氟的等離子體蝕刻的蝕刻停止層。mgsialn的帶隙預計將高于6ev。

電子受體介電層可以在高電子遷移率晶體管的有源層的頂部選擇性地生長。在這種情況下,在第二有源iii-n層的表面上沉積介電層,例如sin或siox。當介電層包括sin時,該介電層可以進一步在sin的頂部上包括犧牲siox層。然后在介電層和犧牲層出現時通過例如光刻步驟對介電層和犧牲層進行圖案化,然后在高電子遷移率晶體管的柵極區中將其去除。然后,電子受體介電層通過mocvd或通過mbe在柵極區中選擇性地生長。可替代地,電子受體介電層通過mocvd或mbe經由在有源層的頂部上覆蓋生長而生長。在這種情況下,隨后去除除了高電子遷移率晶體管的柵極區之外的電子受體介電層,例如,蝕刻掉除了高電子遷移率晶體管的柵極區之外的電子受體介電層。

根據本發明的可選方面,提供電子受體介電層對應于使電子受體介電層外延生長。

根據本發明的可選方面,在所述外延iii-n半導體層疊層的頂部上提供鈍化疊層對應于使鈍化疊層在外延iii-n半導體層疊層的頂部上外延生長。

根據本發明的可選方面,通過mocvd或mbe進行外延生長。

可以通過在mocvd或mbe室中外延生長來原位形成晶體電子受體介電層。可以通過在mocvd或mbe室中外延生長來原位形成第一有源iii-n層和第二有源iii-n層。

根據本發明的可選方面,該方法還包括以下步驟:

-在源極區和漏極區中蝕刻鈍化疊層;以及

-在源極區和漏極區中分別形成歐姆接觸。

根據本發明的可選方面,該方法還包括以下步驟:

-在電子受體介電層的頂部上提供電子供體介電層;

-在柵極區中局部去除電子供體介電層,從而在電子供體介電層中形成開口并局部暴露電子受體介電層;

-在柵極區中形成柵電極;

-在源極區和漏極區中局部去除電子供體介電層,從而分別在源極區中的電子供體介電層中形成開口并在源極區中局部暴露第二有源iii-n層,并且在漏極區中的電子供體介電層中形成開口,并在漏極區中局部暴露第二有源iii-n層;以及

在源極區中形成歐姆接觸并在漏極區中形成歐姆接觸。

這樣,在形成高電子遷移率晶體管的柵極區中提供柵電極。在柵極區中形成柵電極包括多個工藝步驟。例如,該步驟包括沉積光刻膠并執行光刻步驟,該光刻步驟通過例如部分去除氧化層來限定柵極接觸的底部。以此方式,氧化層的一些層保留在高電子遷移率晶體管的柵極下方,并形成柵極電介質以減少陷阱效應和泄漏電流。柵電極例如是金屬氧化物半導體柵,也稱為mos柵,并且可以通過沉積金屬疊層來制成,金屬疊層諸如例如包括ni、pt、w、wn或tin并且被al、au或cu覆蓋。通過在光刻膠的頂部上進行金屬的剝離來連續地限定金屬圖案。可替代地,沉積柵極金屬疊層,例如包括ni、pt、w、wn或tin,并且被al、au或cu覆蓋。然后執行光刻膠和光刻步驟,并且由此,限定的光刻膠圖案充當掩模,以在不需要金屬疊層的區域中對金屬疊層進行干法蝕刻。接下來,去除光刻膠。

在源極區中形成歐姆接觸并且在漏極區中形成歐姆接觸包括多個工藝步驟。例如,這通過從沉積光刻膠開始并通過光刻步驟來限定各個歐姆接觸的相應的區域來完成。然后分別在源極區和漏極區中部分或完全去除電子供體介電層。可替代地,在源極區和漏極區中完全去除電子受體介電層。一旦限定了歐姆接觸的區域,即當已經限定了源極區和漏極區時,可以例如通過熱蒸發、或通過濺射或通過電子束蒸發來沉積金屬層或金屬層的疊層。通過在光刻膠的頂部上并且不與第二有源iii-n層接觸地執行金屬的剝離來連續地限定金屬圖案。可替代地,首先去除光刻膠,并且沉積包含例如ti和al的金屬疊層,且然后執行第二光刻膠沉積和光刻步驟,以允許在不需要金屬疊層的區域中對金屬疊層進行干法蝕刻并去除光刻膠。然后,限定的歐姆接觸可以經受一個或多個合金化步驟,例如快速熱退火步驟,該步驟在還原性的或惰性的氣氛中,諸如例如在氫氣或混合氣體或氮氣中,在例如800℃與900℃之間的溫度下,持續一分鐘。

根據本發明的第三方面,提供了在高電子遷移率晶體管中使用包含摻雜有硅和/或鋁的氮化鎂的電子受體介電層以用于模擬應用,該高電子遷移率晶體管包括:

-襯底;

-位于襯底的頂部上的外延iii-n半導體層疊層,該外延iii-n半導體層疊層包括有源層,該有源層包括:

第一有源iii-n層;以及

第二有源iii-n層,其包括柵極區處的凹部;

在第一有源iii-n層和第二有源iii-n層之間具有二維電子氣;

-位于外延iii-n半導體層疊層的頂部上并且位于柵極區中的柵極;以及

-位于外延iii-n半導體層疊層與柵極之間的鈍化疊層,其中鈍化疊層包括電子受體介電層,并且其中電子受體介電層在凹部中延伸,并且其中電子受體介電層包含摻雜有硅和/或鋁的氮化鎂;

以用于在柵極未被偏置時耗盡二維電子氣。

電子受體介電層的氮化物原子沿著鈍化接觸界面與第二有源iii-n層的iii族原子鍵合。因此,在高電子遷移率晶體管的鈍化疊層中摻入mg原子會在外延iii-n半導體層疊層與鈍化疊層之間的界面處產生電子受體能級,從而在柵極未被偏置時耗盡高電子遷移率晶體管的來自2deg溝道的電子。在外延iii-n半導體層疊層與鈍化疊層之間的界面處,由離子化的mg受體提供負表面電荷。在電子受體介電層中mgsin或mgaln或mgsialn的特定使用增強了常關斷操作,從而改進了高電子遷移率晶體管的增強模式。實際上,電子受體介電層在鈍化疊層與外延iii-n半導體層疊層之間的界面處產生受體能級。當高電子遷移率晶體管的柵極未被偏置時,本發明的電子受體介電層耗盡了來自二維電子氣(也稱為2deg)的電子。因此,不存在溝道,并且沒有電流流動,直到高電子遷移率晶體管被偏置以進行操作為止。特別地,在操作期間,向高電子遷移率晶體管的柵極施加偏壓,以使2deg從費米能級以下移動。一旦在高電子遷移率的源極和漏極之間施加另一電壓,2deg中的電子就會從源極流到漏極。

由于位于第二有源iii-n層中且位于柵極區中的凹部,根據本發明的高電子遷移率晶體管顯示出比不包括第二有源iii-n層中的凹部的類似的高電子遷移率晶體管高得多的從柵極到2deg的泄漏電流。因此,必須在柵極與2deg之間添加電介質。用硅(也稱為si)和/或鋁(也稱為al)摻雜氮化鎂或mgn,會增加電子受體介電層的帶隙。當這樣的電子受體介電層在柵極區中于第二有源iii-n層中的凹部中延伸時,泄漏電流因此減小。另外,用si和/或al摻雜mgn增加了電子受體介電層的介電常數,從而允許柵極與2deg之間更好的耦合,并表現出改進的電導率。在根據本發明的高電子遷移率晶體管中,對mgsin或mgaln或mgsialn的特定使用允許該器件適合于諸如例如不希望有負極性柵極電源的功率切換或集成邏輯之類的應用。根據本發明的高電子遷移率晶體管的柵極極性是另外期望的,因為其提供了額外的安全性。

當高電子遷移率晶體管的柵極未被偏置時,mgsin耗盡高電子遷移率晶體管的溝道,從而改進了高電子遷移率晶體管的增強模式。電子受體介電層的材料mgsin表現出大的帶隙,這使其成為用于高電子遷移率晶體管的柵極電介質以防止泄漏的令人感興趣的介電層。quirkj.b.等人于2014年9月在appliedphysicsletters(應用物理學報)105卷,11期的科學出版物中發表的題為“bandgapandelectronicstructureofmgsin2(mgsin2的帶隙和電子結構)”公開了等于6.3ev的mgsin的帶隙。鋁摻雜(也稱為al摻雜)會增加電子受體介電層的材料的帶隙,這會導致甚至更令人感興趣的介電層,以鈍化高電子遷移率晶體管,并用作柵極電介質,因為更高的帶隙將更有效地阻擋電子泄漏到柵極或從柵極泄漏。此外,al摻雜會影響鈍化疊層的基于氟的等離子體中的蝕刻速率。換句話說,用鋁摻雜鈍化疊層產生用于基于氟的等離子體蝕刻的蝕刻停止層。mgalsin的帶隙預計將高于6ev。

附圖說明

圖1a至圖1c示意性地示出了:現有技術的高電子遷移率晶體管中的電荷分布(圖1a);包括第二有源iii-n層中的凹部的現有技術的高電子遷移率晶體管中的電荷分布(1b);以及根據本發明的高電子遷移率晶體管中的電荷分布(圖1c)。

圖2a至圖2c示意性地示出了根據本發明的半導體結構的一種實施方式,其中,在蝕刻所述柵極區處的鈍化疊層之后,在柵極區中沉積所述電子受體介電層。

圖3a和3b示意性地示出了根據本發明的高電子遷移率晶體管的一種實施方式,其中鈍化疊層完全在外延iii-n半導體層疊層的頂部上延伸。

圖4a至圖4c示意性地示出了根據本發明的高電子遷移率晶體管的一種實施方式,其中,在形成在外延iii-n半導體層疊層的第二有源iii-n層中的、圖4b中的部分凹部或在圖4c中的完整凹部的頂部上沉積電子受體介電層。

圖5a至圖5c示意性地示出了根據本發明的半導體結構的一種實施方式,其中,所述半導體結構包括形成在第二有源iii-n層中的部分凹部。

圖6a至圖6c示意性地示出了根據本發明的半導體結構的一種實施方式,其中,在蝕刻所述柵極區中的鈍化疊層之后,在柵極區中沉積所述電子受體介電層,并且其中,所述半導體結構包括形成在第二有源iii-n層中的凹部。

圖7a至圖7c示意性地示出了根據本發明的高電子遷移率晶體管的一種實施方式。

圖8a至圖8c示意性地示出了根據本發明的半導體結構的一種實施方式,其中,所述半導體結構包括形成在第二有源iii-n層中的完整凹部。

圖9a至圖9c示意性地示出了根據本發明的高電子遷移率晶體管的一種實施方式,其中,所述高電子遷移率晶體管包括形成在第二有源iii-n層中的完整凹部。

圖10a至圖10c示意性地示出了根據本發明的半導體結構的一種實施方式,其中,所述半導體結構包括形成在第二有源iii-n層中的完整凹部,并且還包括aln層。

圖11a至圖11c示意性地示出了根據本發明的高電子遷移率晶體管的一種實施方式,其中,所述高電子遷移率晶體管包括形成在第二有源iii-n層中的完整凹部,并且還包括aln層。

圖12示意性地示出了根據本發明的方法的步驟的一種實施方式。

具體實施方式

根據圖1a所示的現有技術的實施方式,示意性地示出了包括2deg21的標準高電子遷移率晶體管中的電荷分布。在這種情況下,勢壘201較大,并且離子化表面供體203存在于費米能級200上方,而非離子化表面供體204存在于費米能級200下方。根據圖1b所示的現有技術的實施方式,示意性地示出了包括2deg21的標準高電子遷移率晶體管中的電荷分布,并且其中在第二有源iii-n層中形成了凹部。在這種情況下,勢壘201比圖1a的勢壘201窄,并且因此,該結構中的泄漏電流比圖1a的hemt1中的泄漏電流高得多。在圖1b中,離子化表面供體203存在于費米能級200上方,而非離子化表面供體204存在于費米能級200下方。根據圖1c所示的實施方式,示意性地示出了包括2deg21的根據本發明的高電子遷移率晶體管中的電荷分布,并且其中,在第二有源iii-n層中形成凹部并且包括含有mgsin或mgaln或mgsialn的電子受體介電層。在這種情況下,勢壘201比圖1a的勢壘201窄,并且因此,該結構中的泄漏電流比圖1a的hemt1中的泄漏電流高得多。但是同時,電子受體介電層包含mgsin或mgaln或mgsialn,其表現出大的帶隙并且位于hemt的柵極與溝道之間,因此減小了泄漏電流。在圖1c中,離子化表面供體203存在于費米能級200上方,而非離子化表面供體204存在于費米能級200下方。勢壘表面供體能級與由電子受體介電層產生的電子受體電介質能級之間的電荷交換導致表面電勢的改變不同于費米能級200。在圖1c中,離子化表面供體203的數量高于既不包括第二有源iii-n層中的凹部也不包括電子受體介電層的hemt中的離子化表面供體203的數量,并且圖1c中的離子化表面供體203的數量還高于包括第二有源iii-n層中的凹部但是不包括電子受體介電層的hemt中的離子化表面供體203的數量。第二有源iii-n層中的凹部的存在與特定地選擇mgsin或mgaln或mgsialn作為電子受體介電層的材料的的結合改進了在hemt的柵極未被偏置時對來自2deg的電子的耗盡,并因此增強了hemt的常關斷操作,從而改進了其增強模式。本發明的高電子遷移率晶體管包括改進的鈍化疊層,該改進的鈍化疊層增強了常關斷操作,并從而改進了高電子遷移率晶體管的增強模式。實際上,根據本發明的高電子遷移率晶體管的鈍化疊層包括電子受體介電層,該電子受體介電層在鈍化疊層與外延iii-n半導體層疊層之間的界面處產生受體能級。當高電子遷移率晶體管的柵極未被偏置時,本發明的電子受體介電層耗盡來自二維電子氣(也稱為2deg)的電子。因此,不存在溝道,并且沒有電流流動,直到高電子遷移率晶體管被偏置以進行操作為止。特別地,在操作期間,向高電子遷移率晶體管的柵極施加偏壓,以使2deg從費米能級200以下移動。一旦在高電子遷移率的源極和漏極之間施加另一電壓,2deg中的電子就會從源極流到漏極。因此,根據本發明的高電子遷移率晶體管適合于諸如不希望有負極性柵極電源的功率切換或集成邏輯之類的應用。根據本發明的高電子遷移率晶體管的柵極極性是另外期望的,因為其提供了額外的安全性。由于位于第二有源iii-n層中且位于柵極區中的凹部,根據本發明的高電子遷移率晶體管顯示出比不包括第二有源iii-n層中的凹部的類似的高電子遷移率晶體管高得多的從柵極到2deg的泄漏電流。用硅(也稱為si)和/或用鋁(也稱為al)摻雜氮化鎂(或mgn),增加了電子受體介電層的帶隙。當這樣的電子受體介電層在柵極區中于第二有源iii-n層中的凹部中、并且在柵極與2deg之間延伸時,泄漏電流因此減小。另外,用si和/或al摻雜mgn增加了電子受體性介電層的介電常數,從而允許柵極和2deg之間更好的耦合,并表現出更高的電導率。另外,由于位于柵極區中且位于第二有源iii-n層中的凹部,使得電子受體介電層更接近2deg,從而改進了當柵極未被偏置時通過電子受體介電層耗盡來自2deg的電子的效果。電子受體介電層的氮化物原子與沿著鈍化接觸界面與第二有源iii-n層的iii族原子鍵合。因此,在高電子遷移率晶體管的鈍化疊層中摻入mg原子會在外延iii-n半導體層疊層與鈍化疊層之間的界面處產生電子受體能級,從而在柵極未被偏置時耗盡高電子遷移率晶體管的來自2deg溝道的電子。在外延iii-n半導體層疊層與鈍化疊層之間的界面處,由離子化的mg受體提供負表面電荷。當高電子遷移率晶體管的柵極未被偏置時,mgsin耗盡高電子遷移率晶體管的溝道,從而改進了高電子遷移率晶體管的增強模式。電子受體介電層的材料mgsin表現出大于6.3ev的大或寬的帶隙,這使其成為用于高電子遷移率晶體管的柵極電介質以防止泄漏的令人感興趣的介電層。鋁摻雜(也稱為al摻雜)會增加電子受體介電層的材料的帶隙,這會導致更令人感興趣的介電層,以鈍化高電子遷移率晶體管,并用作柵極電介質,因為更高的帶隙將更有效地阻擋電子泄漏到柵極或從柵極泄漏。此外,al摻雜會影響鈍化疊層的基于氟的等離子體中的蝕刻速率。換句話說,用鋁摻雜鈍化疊層產生用于基于氟的等離子體蝕刻的蝕刻停止層。mgalsin的帶隙預計將高于6ev。

根據圖2a至圖2c中所示的實施方式,按照圖2a至圖2c中的不同步驟示意性地所示地制造根據本發明的高電子遷移率晶體管。在圖2a中,根據本發明的半導體結構包括襯底10和外延iii-n半導體層疊層20。外延iii-n半導體層疊層20包括第一有源iii-n層22和第二有源iii-n層23,在第一有源iii-n層22與第二有源iii-n層23之間具有二維電子氣21。然后,在柵極區31中蝕刻掉鈍化疊層40,并且使用鈍化疊層40作為掩模在柵極區31中部分蝕刻第二有源iii-n層23。換句話說,在柵極區31中的第二有源iii-n層23中形成凹部24。這可以通過在諸如反應離子蝕刻或rie之類的等離子體蝕刻工具中或者優選地在感應耦合等離子體或icp工具中進行蝕刻來實現。試劑氣體可以是cl2或bcl3。可替代地,可以使用數字蝕刻工藝,而連續地且反復地,首先例如在o2、o3或n2o等離子體中氧化第二有源iii-n層的頂表面,之后例如在sf6或cf4等離子體中將所形成的氧化物蝕刻掉。第一有源iii-n層22的厚度例如介于20nm與500nm之間,優選地介于30nm與300nm之間,更優選地介于50nm與250nm之間,諸如例如為100nm至150nm。第二有源iii-n層23的厚度例如介于10nm與100nm之間,優選地介于20nm與50nm之間。這種厚度的組合為有源層提供了良好的特性,例如就獲得的2deg21而言。第一有源iii-n層22包含氮化物以及b、al、ga、in和tl中的一者或多者。第一有源iii-n層22例如包含gan。第二有源iii-n層23包含氮化物以及b、al、ga、in和tl中的一者或多者。第二有源iii-n層23例如包含algan。術語algan涉及以任何化學計量比(alxgayn)包含al、ga和n的組合物,其中x介于0與1之間且y介于0與1之間。可替代地,第二有源iii-n層23例如包含aln。可替代地,第二有源iii-n層23包含inalgan。諸如inalgan之類的組合物包含任何合適量的in。可替代地,第一有源iii-n層22和第二有源iii-n層23均包含inalgan,并且第二有源iii-n層23包括大于第一有源iii-n層22的帶隙的帶隙,并且其中第二有源iii-n層23包括大于第一有源iii-n層22的極化的極化。可替代地,第一有源iii-n層22和第二有源iii-n層23均包含blinalgan,并且第二有源iii-n層23包括大于第一有源iii-n層22的帶隙的帶隙,并且其中第二有源iii-n層23包括大于第一有源iii-n層22的極化的極化。可以根據要獲得的特性來選擇有源層的組合物,并且組合物可以相應地變化。例如,利用包含約150nm厚度的gan的第一有源iii-n層22和包含約20nm厚度的algan的第二有源iii-n層23獲得了良好的結果。如在圖2b上可見的,鈍化疊層40形成在外延半導體層疊層20的頂部上。鈍化疊層40包括電子供體介電層。鈍化疊層40例如包含sin。鈍化疊層40包含在mocvd反應器中原位沉積的、具有高密度的sin。sin可以是化學計量的或非化學計量的。在進行任何其他處理之前,可以通過pecvd或lpcvdsin或siox從外部對原位sin進行增厚,例如厚度超過500nm。根據替代實施方式,鈍化疊層40包含sio2。根據另一替代實施方式,圖2b的鈍化疊層40包含alsin。al摻雜允許增加介電材料的帶隙。可替代地,圖2b的鈍化疊層包含si、al、o和n中的一者或多者。然后在柵極區31中蝕刻掉鈍化疊層40,從而暴露第二有源iii-n層23的第二鈍化表面230,并且從而在第二有源iii-n層23的頂部上并且在柵極區31的兩側形成兩個電子供體介電層43;44,使得兩個電子供體介電層43;44中的每個包括與第二有源iii-n層23直接接觸的iii-n接觸表面430;440。根據替代實施方式,第二有源iii-n層23在柵極區31中被部分蝕刻。如圖2c中可見,然后在柵極區31中形成電子受體介電層41,并且該電子受體介電層在第二有源iii-n層23的凹部24中延伸。電子受體介電層41包括與外延iii-n半導體層疊層20的第二有源iii-n層23接觸的鈍化表面410。電子受體介電層41還包括與鈍化表面410相反的介電表面411。第二有源iii-n層23包括與電子受體介電層41的鈍化表面410接觸的第二鈍化表面230,從而在第二有源iii-n層23與電子受體介電層41之間限定鈍化接觸界面231。鈍化接觸界面231延伸成使得鈍化表面410在柵極區31中與第二鈍化表面的10%至30%直接接觸。電子受體介電層41包含例如mgxsi1-xn,其中x介于0.05與0.95之間。根據替代實施方式,電子受體介電層41包含mgyal1-yn,其中y介于0.05與0.95之間。根據另一替代實施方式,電子受體介電層包含mgasizal1-a-zn,其中a介于0.05與0.95之間,并且其中z介于0.05與0.95之間,并且a+z介于0.1與1之間。mgsin或mgaln或mgsialn在外延iii-n半導體層疊層20的頂部上外延生長,優選在第二有源iii-n層23的頂部上外延生長。

根據圖3a至圖3b中所示的實施方式,按照圖2a至圖2c中的不同步驟示意性所示地制造根據本發明的高電子遷移率晶體管。具有與在圖2a至圖2c中的部件相同的附圖標記的部件執行相同功能。在圖3a中可見,根據本發明的半導體結構1包括襯底10和外延iii-n半導體層疊層20。外延iii-n半導體層疊層20包括第一有源iii-n層22和第二有源iii-n層23,在第一有源iii-n層22與第二有源iii-n層23之間具有二維電子氣21。在柵極區31中部分蝕刻第二有源iii-n層23。換句話說,在柵極區31中的第二有源iii-n層23中形成凹部24。這可以通過在諸如反應離子蝕刻或rie的等離子體蝕刻工具中或者優選地在感應耦合等離子體或icp工具中進行蝕刻來實現。試劑氣體可以是cl2或bcl3。可替代地,可以使用數字蝕刻工藝,而連續地且反復地,首先例如在o2、o3或n2o等離子體中氧化第二有源iii-n層的頂表面,之后例如在sf6或cf4等離子體中將所形成的氧化物蝕刻掉。第一有源iii-n層22的厚度例如介于20nm與500nm之間,優選地介于30nm與300nm之間,更優選地介于50nm與250nm之間,諸如例如為100nm至150nm。第二有源iii-n層23的厚度例如介于10nm與100nm之間,優選地介于20nm與50nm之間。這種厚度的組合為有源層提供了良好的特性,例如就獲得的2deg21而言。第一有源iii-n層22包含氮化物以及b、al、ga、in和tl中的一者或多者。第一有源iii-n層22例如包含gan。第二有源iii-n層23包含氮化物以及b、al、ga、in和tl中的一者或多者。第二有源iii-n層23例如包含algan。術語algan涉及以任何化學計量比(alxgayn)包含al、ga和n的組合物,其中x介于0與1之間且y介于0與1之間。可替代地,第二有源iii-n層23例如包含aln。可替代地,第二有源iii-n層23包含inalgan。諸如inalgan之類的組合物包含任何合適量的in。可替代地,第一有源iii-n層22和第二有源iii-n層23均包含inalgan,并且第二有源iii-n層23包括大于第一有源iii-n層22的帶隙的帶隙,并且其中第二有源iii-n層23包括大于第一有源iii-n層22的極化的極化。可替代地,第一有源iii-n層22和第二有源iii-n層23均包含blinalgan,并且第二有源iii-n層23包括大于第一有源iii-n層22的帶隙的帶隙,并且其中第二有源iii-n層23包括大于第一有源iii-n層22的極化的極化。可以根據要獲得的特性來選擇有源層的組合物,并且組合物可以相應地變化。例如,利用包含約150nm厚度的gan的第一有源iii-n層22和包含約20nm厚度的algan的第二有源iii-n層23獲得了良好的結果。在圖3a中,鈍化疊層40通過形成電子受體介電層41和氧化層42而形成在第二有源iii-n層23的頂部。電子受體介電層41在第二有源iii-n層23的凹部中延伸。電子受體介電層41包括與外延iii-n半導體層疊層20的第二有源iii-n層23接觸的鈍化表面410。電子受體介電層41還包括與鈍化表面410相反的介電表面411。第二有源iii-n層23包括與電子受體介電層41的鈍化表面410接觸的第二鈍化表面230,從而在第二有源iii-n層23與電子受體介電層41之間限定鈍化接觸界面231。鈍化接觸界面231延伸成使得鈍化表面410沿著第二鈍化表面230的整個表面與第二鈍化表面230直接接觸。電子受體介電層41包含例如mgxsi1-xn,其中x介于0.05與0.95之間。根據替代實施方式,電子受體介電層41包含mgyal1-yn,其中y介于0.05與0.95之間。根據另一替代實施方式,電子受體介電層包含mgasizal1-a-zn,其中a介于0.05與0.95之間,并且其中z介于0.05與0.95之間,并且a+z介于0.1與1之間。mgsin或mgaln或mgsialn在外延iii-n半導體層疊層20的頂部上外延生長,優選在第二有源iii-n層23的頂部上外延生長。如圖3a所示,鈍化疊層40還包括氧化層42。鈍化疊層40,且更特別地,電子受體介電層41和氧化層42例如通過mocvd生長。根據替代實施方式,鈍化疊層40通過mbe生長。氧化層42例如包含mgo。根據替代實施方式,氧化層42包含alx或siox或其合金。根據另一替代實施方式,氧化層42包含諸如例如hfox、zrox等的柵極電介質。氧化層42包括與介電表面411接觸的氧化物表面420和與氧化物表面420相反的鈍化絕緣表面421。介電表面411和氧化物表面420延伸成使得氧化物表面420沿著介電表面411的整個表面與介電表面411直接接觸。在圖3a中,在柵極區31中的鈍化疊層40的頂部上形成柵極30。柵極30包括偏置表面300,通過該偏置表面將電壓偏置施加到柵極30和與偏置表面300相反的柵極絕緣表面301。更特別地,在氧化層42的頂部上的柵極區31中形成柵極,從而在鈍化絕緣表面421與柵極絕緣表面301之間限定絕緣接觸界面423。絕緣接觸界面423延伸成使得柵極絕緣表面301與鈍化絕緣表面421的10%至30%直接接觸。如圖3b中可見,鈍化疊層40在源極接入(acess)區和漏極接入接入區中被蝕刻掉。換句話說,電子受體介電層41和氧化層42在源極接入區和漏極接入區中被蝕刻掉,從而在源極區51和漏極區52中暴露第二有源iii-n層23。根據替代實施方式,第二有源iii-n層23在濕法蝕刻中、例如在堿性溶液中或在抗蝕劑顯影劑中被部分蝕刻,從而允許部分地在第二有源iii-n層23中的源極區51和漏極區52中形成相應的歐姆接觸。一旦限定了歐姆接觸的區域,即當已經限定了源極區51和漏極區52時,可以例如通過熱蒸發、或通過濺射或通過電子束蒸發來沉積金屬層或金屬層的疊層。通過在光刻膠的頂部上并且不與第二有源iii-n層23接觸地執行金屬的剝離來連續地限定金屬圖案。可替代地,首先去除光刻膠,并且沉積包含例如ti和al的金屬疊層,且然后執行第二光刻膠沉積和光刻步驟,以允許在不需要金屬疊層的區域中對金屬疊層進行干法蝕刻并去除光刻膠。然后,限定的歐姆接觸可以經受一個或多個合金化步驟,例如快速熱退火步驟,該步驟在還原性的或惰性的氣氛中,諸如例如在氫氣或混合氣體或氮氣中,在例如800℃與900℃之間的溫度下,持續一分鐘。獲得了根據本發明的高電子遷移率晶體管1。

根據圖4a和圖4b中所示的實施方式,按照圖4a和圖4b中的不同步驟示意性地所示地制造根據本發明的高電子遷移率晶體管。具有與在圖2a至圖2c中以及在圖3a與圖3b中的部件相同的附圖標記的部件執行相同功能。在圖4a中可見,根據本發明的半導體結構1包括襯底10和外延iii-n半導體層疊層20。外延iii-n半導體層疊層20包括第一有源iii-n層22和第二有源iii-n層23,在第一有源iii-n層22與第二有源iii-n層23之間具有二維電子氣21。第一有源iii-n層22的厚度例如介于20nm與500nm之間,優選地介于30nm與300nm之間,更優選地介于50nm與250nm之間,諸如例如為100nm至150nm。第二有源iii-n層23的厚度例如介于10nm與100nm之間,優選地介于20nm與50nm之間。這種厚度的組合為有源層提供了良好的特性,例如就獲得的2deg21而言。第一有源iii-n層22包含氮化物以及b、al、ga、in和tl中的一者或多者。第一有源iii-n層22例如包含gan。第二有源iii-n層23包含氮化物以及b、al、ga、in和tl中的一者或多者。第二有源iii-n層23例如包含algan。術語algan涉及以任何化學計量比(alxgayn)包含al、ga和n的組合物,其中x介于0與1之間且y介于0與1之間。可替代地,第二有源iii-n層23例如包含aln。可替代地,第二有源iii-n層23包含inalgan。諸如inalgan之類的組合物包含任何合適量的in。可替代地,第一有源iii-n層22和第二有源iii-n層23均包含inalgan,并且第二有源iii-n層23包括大于第一有源iii-n層22的帶隙的帶隙,并且其中第二有源iii-n層23包括大于第一有源iii-n層22的極化的極化。可替代地,第一有源iii-n層22和第二有源iii-n層23均包含blinalgan,并且第二有源iii-n層23包括大于第一有源iii-n層22的帶隙的帶隙,并且其中第二有源iii-n層23包括大于第一有源iii-n層22的極化的極化。可以根據要獲得的特性來選擇有源層的組合物,并且組合物可以相應地變化。例如,利用包含約150nm厚度的gan的第一有源iii-n層22和包含約20nm厚度的algan的第二有源iii-n層23獲得了良好的結果。鈍化疊層40形成在外延iii-n半導體層疊層20的頂部上,并且更具體地在第二有源iii-n層23的頂部上。鈍化疊層40例如包含sin。鈍化疊層40包含在mocvd反應器中原位沉積的、具有高密度的sin。sin可以是化學計量的或非化學計量的。在進行任何其他處理之前,可以通過pecvd或lpcvdsin或siox從外部對原位sin進行增厚,例如厚度超過500nm。根據替代實施方式,鈍化疊層40包含sio2。根據另一替代實施方式,圖4a的鈍化疊層40包含alsin。al摻雜允許增加介電材料的帶隙。可替代地,圖4a的鈍化疊層包含si、al、o和n中的一者或多者。然后在柵極區31中蝕刻掉鈍化疊層40,并且使用鈍化疊層40作為掩模在在圖4b中的柵極區31中部分蝕刻第二有源iii-n層23。換句話說,在柵極區31中的第二有源iii-n層23中形成凹部24。根據圖4c中描繪的替代實施方式,然后在柵極區31中蝕刻掉鈍化疊層40,并且使用鈍化疊層40作為掩模在圖4c中的柵極區31中完全蝕刻掉第二有源iii-n層23。換句話說,凹部24形成在柵極區31中的第二有源iii-n層23中并且延伸完全穿過柵極區31中的第二有源iii-n層23,從而暴露第一有源iii-n層22。這可以通過在諸如反應離子蝕刻或rie的等離子體蝕刻工具中或者優選地在感應耦合等離子體或icp工具中進行蝕刻來實現。試劑氣體可以是cl2或bcl3。可替代地,可以使用數字蝕刻工藝,而連續地且反復地,首先例如在o2、o3或n2o等離子體中氧化第二有源iii-n層的頂表面,之后例如在sf6或cf4等離子體中將所形成的氧化物蝕刻掉。

根據圖5a至圖5c中所示的實施方式,按照圖5a至圖5c中的不同步驟示意性所示地制造根據本發明的高電子遷移率晶體管。具有與在圖2a至圖2c中以及在圖3a與圖3b中以及在圖4a至圖4c中的部件相同的附圖標記的部件執行相同功能。在圖5a中可見,根據本發明的半導體結構1包括襯底10和外延iii-n半導體層疊層20。外延iii-n半導體層疊層20包括第一有源iii-n層22和第二有源iii-n層23,在第一有源iii-n層22與第二有源iii-n層23之間具有二維電子氣21。第一有源iii-n層22的厚度例如介于20nm與500nm之間,優選地介于30nm與300nm之間,更優選地介于50nm與250nm之間,諸如例如為100nm至150nm。第二有源iii-n層23的厚度例如介于10nm與100nm之間,優選地介于20nm與50nm之間。這種厚度的組合為有源層提供了良好的特性,例如就獲得的2deg21而言。第一有源iii-n層22包含氮化物以及b、al、ga、in和tl中的一者或多者。第一有源iii-n層22例如包含gan。第二有源iii-n層23包含氮化物以及b、al、ga、in和tl中的一者或多者。第二有源iii-n層23例如包含algan。術語algan涉及以任何化學計量比(alxgayn)包含al、ga和n的組合物,其中x介于0與1之間且y介于0與1之間。可替代地,第二有源iii-n層23例如包含aln。可替代地,第二有源iii-n層23包含inalgan。諸如inalgan之類的組合物包含任何合適量的in。可替代地,第一有源iii-n層22和第二有源iii-n層23均包含inalgan,并且第二有源iii-n層23包括大于第一有源iii-n層22的帶隙的帶隙,并且其中第二有源iii-n層23包括大于第一有源iii-n層22的極化的極化。可替代地,第一有源iii-n層22和第二有源iii-n層23均包含blinalgan,并且第二有源iii-n層23包括大于第一有源iii-n層22的帶隙的帶隙,并且其中第二有源iii-n層23包括大于第一有源iii-n層22的極化的極化。可以根據要獲得的特性來選擇有源層的組合物,并且組合物可以相應地變化。例如,利用包含約150nm厚度的gan的第一有源iii-n層22和包含約20nm厚度的algan的第二有源iii-n層23獲得了良好的結果。鈍化疊層形成在外延iii-n半導體層疊層20的頂部上,并且更特別地在第二有源iii-n層23的頂部上。鈍化疊層例如包含sin。鈍化疊層包含在mocvd反應器中原位沉積的、具有高密度的sin。sin可以是化學計量的或非化學計量的。在進行任何其他處理之前,可以通過pecvd或lpcvdsin或siox從外部對原位sin進行增厚,例如厚度超過500nm。根據替代實施方式,鈍化疊層包含sio2。根據另一替代實施方式,鈍化疊層包含alsin。al摻雜允許增加介電材料的帶隙。可替代地,鈍化疊層包含si、al、o和n中的一者或多者。然后在柵極區31中蝕刻掉鈍化疊層,并且使用鈍化疊層作為掩模在圖5a中的柵極區31中部分蝕刻第二有源iii-n層23,從而在柵極區31中的第二有源iii-n層23中形成凹部24。換句話說,部分凹部24形成在柵極區31中的第二有源iii-n層23中。這可以通過在諸如反應離子蝕刻或rie的等離子體蝕刻工具中或者優選地在感應耦合等離子體或icp工具中進行蝕刻來實現。試劑氣體可以是cl2或bcl3。可替代地,可以使用數字蝕刻工藝,而連續地且反復地,首先例如在o2、o3或n2o等離子體中氧化第二有源iii-n層的頂表面,之后例如在sf6或cf4等離子體中將所形成的氧化物蝕刻掉。然后,在圖5a的第二有源iii-n層23的頂部上形成電子受體介電層41,從而形成在第二有源iii-n層23的凹部24中。電子受體介電層41包括與外延iii-n半導體層疊層20的第二有源iii-n層23接觸的鈍化表面410。電子受體介電層41還包括與鈍化表面410相反的介電表面411。第二有源iii-n層23包括與電子受體介電層41的鈍化表面410接觸的第二鈍化表面230,從而在第二有源iii-n層23與電子受體介電層41之間限定鈍化接觸界面231。鈍化接觸界面231延伸成使得鈍化表面410在柵極區31中與第二鈍化表面的10%至30%直接接觸。換句話說,蝕刻掉除在柵極區31中之外的電子受體介電層41。根據替代實施方式,類似于圖2a至圖2c,鈍化疊層沉積在第二有源iii-n層23的頂部,然后在柵極區31中蝕刻掉鈍化疊層,且然后在部分凹部24中的柵極區31中沉積電子受體介電層41,從而形成圖5c的高電子遷移率晶體管。電子受體介電層41包含例如mgxsi1-xn,其中x介于0.05與0.95之間。根據替代實施方式,電子受體介電層41包含mgya1-yn,其中y介于0.05與0.95之間。根據另一替代實施方式,電子受體介電層包含mgasizal1-a-zn,其中a介于0.05與0.95之間,并且其中z介于0.05與0.95之間,并且a+z介于0.1與1之間。mgsin或mgaln或mgsialn在外延iii-n半導體層疊層20的頂部上外延生長,優選在第二有源iii-n層23的頂部上外延生長。如圖5c所示,鈍化疊層40還包括氧化層42。氧化層42還部分地在第二有源iii-n層23中形成的凹部24中延伸。鈍化疊層40,且更特別地,電子受體介電層41和氧化層42例如通過mocvd生長。根據替代實施方式,鈍化疊層40通過mbe生長。氧化層42例如包含mgo。根據替代實施方式,氧化層42包含alx或siox或其合金。根據另一替代實施方式,氧化層42包含諸如例如hfox、zrox等的柵極介電材料。氧化層42包括與介電表面411接觸的氧化物表面420和與氧化物表面420相反的鈍化絕緣表面421。介電表面411和氧化物表面420延伸成使得氧化物表面420沿著介電表面411的整個表面與介電表面411直接接觸。在圖5c中,在柵極區31中的鈍化疊層40的頂部上形成柵極30。柵極30包括偏置表面300,通過該偏置表面將電壓偏置施加到柵極30和與偏置表面300相反的柵極絕緣表面301。更特別地,在氧化層42的頂部上的柵極區31中形成柵極,從而在鈍化絕緣表面421與柵極絕緣表面301之間限定絕緣接觸界面423。絕緣接觸界面423延伸成使得柵極絕緣表面301與鈍化絕緣表面421的100%直接接觸。如圖5c所示,鈍化疊層40還包括在第二有源iii-n層23的頂部上并且在電子受體介電層41的兩側(即柵極區31的兩側上)形成的兩個電子供體介電層43;44,使得兩個電子供體介電層43;44中的每個包括與第二有源iii-n層23直接接觸的iii-n接觸表面430;440。電子供體介電層43;44包含在mocvd反應器中原位沉積的、具有高密度的sin。sin可以是化學計量的或非化學計量的。發明人的實驗表明,例如,覆蓋有原位sin的hemt結構不受工藝步驟的影響,即使是那些預計具有較高溫度的工藝步驟也是如此。根據替代實施方式,電子供體介電層43;44包括alsin。al摻雜允許增加介電材料的帶隙。根據另一替代實施方式,電子供體介電層43;44包含si、al、o和n中的一者或多者。電子供體介電層43;44的厚度為1nm至500nm,優選為30nm至400nm,更優選為50nm至300nm,諸如100nm至200nm。在進行任何其他處理之前,可以通過pecvd或lpcvdsin或siox從外部對原位sin進行增厚,例如厚度超過500nm。在圖5c中,兩個電子供體介電層43;44的厚度與電子受體介電層41和氧化層42的疊層一樣厚。根據替代實施方式,兩個電子供體介電層43;44封裝了高電子遷移率晶體管,并且兩個電子供體介電層在柵極區中被蝕刻掉,并且在隨后形成源極和漏極的柵極接入區和漏極接入區中被蝕刻掉。根據替代實施方式,兩個電子供體介電層43;44比電子受體介電層41和氧化層42的疊層厚。最終,在圖5c中,鈍化疊層40在源極接入區中被蝕刻掉并且在漏極接入區中被蝕刻掉。更特別地,鈍化疊層40的兩個電子供體介電層43;44分別在源極區51和漏極區52中被蝕刻掉。然后在源極區51中形成歐姆接觸,且然后在漏極區52中形成歐姆接觸。在源極區51中形成歐姆接觸并且在漏極區52中形成歐姆接觸包括多個工藝步驟。例如,這通過從沉積光刻膠開始并通過光刻步驟來限定各個歐姆接觸的相應的區域來完成。然后分別在源極區51和漏極區52中部分或完全去除電子供體介電層43;44。例如,可以通過在hf或緩沖hf中的濕法蝕刻或在氟化學中的rie或icp等離子體工具中的干法蝕刻來去除電子供體介電層43;44。氟化學中的電子供體介電層43;44的干法蝕刻和濕法蝕刻都將在第二有源iii-n層23上停止,該第二有源iii-n層23以非常高的選擇性用作蝕刻停止層。例如,在基于氟化學的干法蝕刻系統中,諸如例如在分別使用sf6或cf4作為蝕刻氣體和蝕刻功率為10w至150w的rf或“壓板”和icp或“線圈”的感應耦合等離子體系統中,對電子供體介電層43;44進行蝕刻。這允許徹底去除剩余的電子供體介電層43;44,而不去除第二有源iii-n層23或下面的任何層。根據替代實施方式,第二有源iii-n層23在濕法蝕刻中、例如在堿性溶液中或在抗蝕劑顯影劑中被部分蝕刻,從而允許部分地在第二有源iii-n層23中的源極區51和漏極區52中形成相應的歐姆接觸。一旦限定了歐姆接觸的區域,即當已經限定了源極區51和漏極區52時,可以例如通過熱蒸發、或通過濺射或通過電子束蒸發來沉積金屬層或金屬層的疊層。通過在光刻膠的頂部上并且不與第二有源iii-n層23接觸地執行金屬的剝離來連續地限定金屬圖案。可替代地,首先去除光刻膠,并且沉積包含例如ti和al的金屬疊層,且然后執行第二光刻膠沉積和光刻步驟,以允許在不需要金屬疊層的區域中對金屬疊層進行干法蝕刻并去除光刻膠。然后,限定的歐姆接觸可以經受一個或多個合金化步驟,例如快速熱退火步驟,該步驟在還原性的或惰性的氣氛中,諸如例如在氫氣或混合氣體或氮氣中,在例如800℃與900℃之間的溫度下,持續一分鐘。獲得了根據本發明的高電子遷移率晶體管1。

根據圖6a至圖6c中所示的實施方式,按照圖2a至圖2c中的不同步驟示意性地所示地制造根據本發明的高電子遷移率晶體管。具有與在圖2a至圖2c中以及在圖3a與圖3b中以及在圖4a至圖4c中以及在圖5a至圖5c中的部件相同的附圖標記的部件執行相同功能。圖6a至6c示出了根據本發明的半導體結構1的替代制造方法。在圖6a中,根據本發明的半導體結構包括襯底10和外延iii-n半導體層疊層20。外延iii-n半導體層疊層20包括第一有源iii-n層22和第二有源iii-n層23,在第一有源iii-n層22與第二有源iii-n層23之間具有二維電子氣21。第一有源iii-n層22的厚度例如介于20nm至500nm之間,優選地介于30nm與300nm之間,更優選地介于50nm與250nm之間,諸如例如為100nm至150nm。第二有源iii-n層23的厚度例如介于10nm與100nm之間,優選介于20nm與50nm之間。這種厚度的組合為有源層提供了良好的特性,例如就獲得的2deg21而言。第一有源iii-n層22包含氮化物以及b、al、ga、in和tl中的一者或多者。第一有源iii-n層22例如包含gan。第二有源iii-n層23包含氮化物以及b、al、ga、in和tl中的一者或多者。第二有源iii-n層23例如包含algan。術語algan涉及以任何化學計量比(alxgayn)包含al、ga和n的組合物,其中x介于0與1之間且y介于0與1之間。可替代地,第二有源iii-n層23例如包含aln。可替代地,第二有源iii-n層23包含inalgan。諸如inalgan之類的組合物包含任何合適量的in。可替代地,第一有源iii-n層22和第二有源iii-n層23均包含inalgan,并且第二有源iii-n層23包括大于第一有源iii-n層22的帶隙的帶隙,并且其中第二有源iii-n層23包括大于第一有源iii-n層22的極化的極化。可替代地,第一有源iii-n層22和第二有源iii-n層23均包含blinalgan,并且第二有源iii-n層23包括大于第一有源iii-n層22的帶隙的帶隙,并且其中第二有源iii-n層23包括大于第一有源iii-n層22的極化的極化。可以根據要獲得的特性來選擇有源層的組合物,并且組合物可以相應地變化。例如,利用包含約150nm厚度的gan的第一有源iii-n層22和包含約20nm厚度的algan的第二有源iii-n層23獲得了良好的結果。在圖6b中可見,鈍化疊層40形成在外延半導體層疊層20的頂部上。鈍化疊層40包括電子供體介電層。鈍化疊層40例如包含sin。鈍化疊層40包含在mocvd反應器中原位沉積的、具有高密度的sin。sin可以是化學計量的或非化學計量的。在進行任何其他處理之前,可以通過pecvd或lpcvdsin或siox從外部對原位sin進行增厚,例如厚度超過500nm。根據替代實施方式,鈍化疊層40包含sio2。根據另一替代實施方式,圖6b的鈍化疊層40包含alsin。al摻雜允許增加介電材料的帶隙。替代地,圖6b的鈍化疊層包含si、al、o和n中的一者或多者。然后在柵極區31中蝕刻掉鈍化疊層40,從而暴露第二有源iii-n層23的第二鈍化表面230,并且從而在第二有源iii-n層23的頂部和柵極區31的兩側上形成兩個電子供體介電層43;44,使得兩個電子供體介電層43;44中的每個包括與第二有源iii-n層23直接接觸的iii-n接觸表面430;440。使用鈍化疊層作為掩模在圖6b中的柵極區31中部分蝕刻第二有源iii-n層23,從而在第二有源iii-n層23中形成凹部24。換句話說,部分凹部24形成在柵極區31中的第二有源iii-n層23中。這可以通過在諸如反應離子蝕刻或rie的等離子體蝕刻工具中或者優選地在感應耦合等離子體或icp工具中進行蝕刻來實現。試劑氣體可以是cl2或bcl3。可替代地,可以使用數字蝕刻工藝,而連續地且反復地,首先例如在o2、o3或n2o等離子體中氧化第二有源iii-n層的頂表面,之后例如在sf6或cf4等離子體中將所形成的氧化物蝕刻掉。在圖6b中可見,然后在柵極區31中形成電子受體介電層41。根據替代的實施方式,將電子受體介電層41沉積在兩個電子供體介電層43;44的上方以及柵極區中的凹部24的上方,然后蝕刻掉除在柵極區31中之外的電子受體介電層41,從而保留在凹部24中的部分,如圖6c所示。電子受體介電層41包括與外延iii-n半導體層疊層20的第二有源iii-n層23接觸的鈍化表面410。電子受體介電層41還包括與鈍化表面410相反的介電表面411。第二有源iii-n層23包括與電子受體介電層41的鈍化表面410接觸的第二鈍化表面230,從而在第二有源iii-n層23與電子受體介電層41之間限定鈍化接觸界面231。鈍化接觸界面231延伸成使得鈍化表面410在柵極區31中與第二鈍化表面的10%至30%直接接觸。電子受體介電層的厚度低于形成在第二有源iii-n層23中的凹部24的深度。電子受體介電層41包含例如mgxsi1-xn,其中x介于0.05與0.95之間。根據替代實施方式,電子受體介電層41包含mgya1-yn,其中y介于0.05與0.95之間。根據另一替代實施方式,電子受體介電層包含mgasizal1-a-zn,其中a介于0.05與0.95之間,并且其中z介于0.05與0.95之間,并且a+z介于0.1與1之間。mgsin或mgaln或mgsialn在外延iii-n半導體層疊層20的頂部上外延生長,優選在第二有源iii-n層23的頂部上外延生長。如圖6c所示,鈍化疊層40還包括氧化層42。氧化層42還部分地在第二有源iii-n層23中形成的凹部24中延伸。鈍化疊層40,且更特別地,電子受體介電層41和氧化層42例如通過mocvd生長。根據替代實施方式,鈍化疊層40通過mbe生長。氧化層42例如包含mgo。根據替代實施方式,氧化層42包含alx或siox或其合金。根據另一替代實施方式,氧化層42包括諸如例如hfox、zrox等的柵極介電材料。氧化層42包括與介電表面411接觸的氧化物表面420和與氧化物表面420相反的鈍化絕緣表面421。介電表面411和氧化物表面420延伸成使得氧化物表面420沿著介電表面411的整個表面與介電表面411直接接觸。在圖6c中,在柵極區31中的鈍化疊層40的頂部上形成柵極30。柵極30包括偏置表面300,通過該偏置表面將電壓偏置施加到柵極30和與偏置表面300相反的柵極絕緣表面301。更特別地,在氧化層42的頂部上的柵極區31中形成柵極,從而在鈍化絕緣表面421與柵極絕緣表面301之間限定絕緣接觸界面423。絕緣接觸界面423延伸成使得柵極絕緣表面301與鈍化絕緣表面421的100%直接接觸。如圖6c所示,鈍化疊層40還包括在第二有源iii-n層23的頂部上并且在電子受體介電層41的兩側(即柵極區31的兩側上)形成的兩個電子供體介電層43;44,使得兩個電子供體介電層43;44中的每個包括與第二有源iii-n層23直接接觸的iii-n接觸表面430;440。電子供體介電層43;44包含在mocvd反應器中原位沉積的、具有高密度的sin。sin可以是化學計量的或非化學計量的。發明人的實驗表明,例如,覆蓋有原位sin的hemt結構不受工藝步驟的影響,即使是那些預計具有較高溫度的工藝步驟也是如此。根據替代實施方式,電子供體介電層43;44包括alsin。al摻雜允許增加介電材料的帶隙。根據另一替代實施方式,電子供體介電層43;44包含si、al、o和n中的一者或多者。電子供體介電層43;44的厚度為1nm至500nm,優選為30nm至400nm,更優選為50nm至300nm,諸如100nm至200nm。在進行任何其他處理之前,可以通過pecvd或lpcvdsin或siox從外部對原位sin進行增厚,例如厚度超過500nm。在圖6c中,兩個電子供體介電層43;44的厚度與電子受體介電層41和氧化層42的疊層一樣厚。根據替代實施方式,兩個電子供體介電層43;44封裝了高電子遷移率晶體管,并且兩個電子供體介電層在柵極區中被蝕刻掉,并且在隨后形成源極和漏極的柵極接入區和漏極接入區中被蝕刻掉。根據替代實施方式,兩個電子供體介電層43;44比電子受體介電層41和氧化層42的疊層厚。最終,在圖6c中,鈍化疊層40在源極接入區中被蝕刻掉并且在漏極接入區中被蝕刻掉。更特別地,鈍化疊層40的兩個電子供體介電層43;44分別在源極區51和漏極區52中被蝕刻掉。然后在源極區51中形成歐姆接觸,且然后在漏極區52中形成歐姆接觸。在源極區51中形成歐姆接觸并且在漏極區52中形成歐姆接觸包括多個工藝步驟。例如,這通過從沉積光刻膠開始并通過光刻步驟來限定各個歐姆接觸的相應的區域來完成。然后分別在源極區51和漏極區52中部分或完全去除電子供體介電層43;44。例如,可以通過在hf或緩沖hf中的濕法蝕刻或在氟化學中的rie或icp等離子體工具中的干法蝕刻來去除電子供體介電層43;44。氟化學中的電子供體介電層43;44的干法蝕刻和濕法蝕刻都將在第二有源iii-n層23上停止,該第二有源iii-n層23以非常高的選擇性用作蝕刻停止層。例如,在基于氟化學的干法蝕刻系統中,諸如例如在分別使用sf6或cf4作為蝕刻氣體和蝕刻功率為10w至150w的rf或“壓板”和icp或“線圈”的感應耦合等離子體系統中,對電子供體介電層43;44進行蝕刻。這允許徹底去除剩余的電子供體介電層43;44,而不去除第二有源iii-n層23或下面的任何層。根據替代實施方式,第二有源iii-n層23在濕法蝕刻中、例如在堿性溶液中或在抗蝕劑顯影劑中被部分蝕刻,從而允許部分地在第二有源iii-n層23中的源極區51和漏極區52中形成相應的歐姆接觸。一旦限定了歐姆接觸的區域,即當已經限定了源極區51和漏極區52時,可以例如通過熱蒸發、或通過濺射或通過電子束蒸發來沉積金屬層或金屬層的疊層。通過在光刻膠的頂部上并且不與第二有源iii-n層23接觸地執行金屬的剝離來連續地限定金屬圖案。可替代地,首先去除光刻膠,并且沉積包含例如ti和al的金屬疊層,且然后執行第二光刻膠沉積和光刻步驟,以允許在不需要金屬疊層的區域中對金屬疊層進行干法蝕刻并去除光刻膠。然后,限定的歐姆接觸可以經受一個或多個合金化步驟,例如快速熱退火步驟,該步驟在還原性的或惰性的氣氛中,諸如例如在氫氣或混合氣體或氮氣中,在例如800℃與900℃之間的溫度下,持續一分鐘。獲得了根據本發明的高電子遷移率晶體管1。

根據圖7a至圖7c中所示的實施方式,按照圖7a至圖7c中的不同步驟示意性地所示地制造根據本發明的高電子遷移率晶體管。具有與在圖2a至圖2c中以及在圖3a與圖3b中以及在圖4a至圖4c中以及在圖5a至圖5c中以及在圖6a至圖6c中的部件相同的附圖標記的部件執行相同功能。在圖7a中可見,根據本發明的半導體結構1包括襯底10和外延iii-n半導體層疊層20。外延iii-n半導體層疊層20包括第一有源iii-n層22和第二有源iii-n層23,在第一有源iii-n層22與第二有源iii-n層23之間具有二維電子氣21。第一有源iii-n層22的厚度例如介于20nm與500nm之間,優選地介于30nm至300nm之間,更優選地介于50nm與250nm之間,諸如例如為100nm至150nm。第二有源iii-n層23的厚度例如介于10nm與100nm之間,優選介于20nm與50nm之間。這種厚度的組合為有源層提供了良好的特性,例如就獲得的2deg21而言。第一有源iii-n層22包含氮化物以及b、al、ga、in和tl中的一者或多者。第一有源iii-n層22例如包含gan。第二有源iii-n層23包含氮化物以及b、al、ga、in和tl中的一者或多者。第二有源iii-n層23例如包含algan。術語algan涉及以任何化學計量比(alxgayn)包含al、ga和n的組合物,其中x介于0與1之間且y介于0與1之間。可替代地,第二有源iii-n層23例如包含aln。可替代地,第二有源iii-n層23包含inalgan。諸如inalgan之類的組合物包含任何合適量的in。可替代地,第一有源iii-n層22和第二有源iii-n層23均包含inalgan,并且第二有源iii-n層23包括大于第一有源iii-n層22的帶隙的帶隙,并且其中第二有源iii-n層23包括大于第一有源iii-n層22的極化的極化。可替代地,第一有源iii-n層22和第二有源iii-n層23均包含blinalgan,并且第二有源iii-n層23包括大于第一有源iii-n層22的帶隙的帶隙,并且其中第二有源iii-n層23包括大于第一有源iii-n層22的極化的極化。可以根據要獲得的特性來選擇有源層的組合物,并且組合物可以相應地變化。例如,利用包含約150nm厚度的gan的第一有源iii-n層22和包含約20nm厚度的algan的第二有源iii-n層23獲得了良好的結果。在柵極區31中的第二有源iii-n層23中形成部分凹部24。這可以通過在諸如反應離子蝕刻或rie的等離子體蝕刻工具中或者優選地在感應耦合等離子體或icp工具中進行蝕刻來實現。試劑氣體可以是cl2或bcl3。可替代地,可以使用數字蝕刻工藝,而連續地且反復地,首先例如在o2、o3或n2o等離子體中氧化第二有源iii-n層的頂表面,之后例如在sf6或cf4等離子體中將所形成的氧化物蝕刻掉。電子受體介電層41形成在外延iii-n半導體層疊層20,并且更特別地在第二有源iii-n層23的頂部上,從而形成在第二有源iii-n層23的凹部24中。根據替代實施方式,在第二有源iii-n層23中沉積掩膜并且在柵極區31中將該掩膜蝕刻掉。如圖7b所示,然后在柵極區31中形成電子受體介電層41。電子受體介電層41包括與外延iii-n半導體層疊層20的第二有源iii-n層23接觸的鈍化表面410。電子受體介電層41還包括與鈍化表面410相反的介電表面411。第二有源iii-n層23包括與電子受體介電層41的鈍化表面410接觸的第二鈍化表面230,從而在第二有源iii-n層23與電子受體介電層41之間限定鈍化接觸界面231。鈍化接觸界面231延伸成使得鈍化表面410在柵極區31中與第二鈍化表面的10%至30%直接接觸。換句話說,蝕刻掉除在柵極區31中之外的電子受體介電層41。電子受體介電層的厚度大于形成在第二有源iii-n層23中的凹部24的深度。電子受體介電層41包包含如mgxsi1-xn,其中x介于0.05與0.95之間。根據替代實施方式,電子受體介電層41包含mgya1-yn,其中y介于0.05與0.95之間。根據另一替代實施方式,電子受體介電層包含mgasizal1-a-zn,其中a介于0.05與0.95之間,并且其中z介于0.05與0.95之間,并且a+z介于0.1與1之間。mgsin或mgaln或mgsialn在外延iii-n半導體層疊層20的頂部上外延生長,優選在第二有源iii-n層23的頂部上外延生長。如圖7b所示,鈍化疊層40還包括氧化層42。鈍化疊層40,且更特別地,電子受體介電層41和氧化層42例如通過mocvd生長。根據替代實施方式,鈍化疊層40通過mbe生長。氧化層42例如包含mgo。根據替代實施方式,氧化層42包含alx或siox或其合金。根據另一替代實施方式,氧化層42包括諸如例如hfox、zrox等的柵極介電材料。氧化層42包括與介電表面411接觸的氧化物表面420和與氧化物表面420相反的鈍化絕緣表面421。介電表面411和氧化物表面420延伸成使得氧化物表面420沿著介電表面411的整個表面與介電表面411直接接觸。在圖7b中,在柵極區31中的鈍化疊層40的頂部上形成柵極30。柵極30包括偏置表面300,通過偏置表面300將電壓偏置施加到柵極30和與偏置表面300相反的柵極絕緣表面301。更特別地,在氧化層42的頂部上的柵極區31中形成柵極,從而在鈍化絕緣表面421以柵極絕緣表面301之間限定絕緣接觸界面423。絕緣接觸界面423延伸成使得柵極絕緣表面301與鈍化絕緣表面421的100%直接接觸。如圖7b所示,鈍化疊層40還包括在第二有源iii-n層23的頂部上并且在電子受體介電層41的兩側(即柵極區31的兩側上)形成的兩個電子供體介電層43;44,使得兩個電子供體介電層43;44中的每個包括與第二有源iii-n層23直接接觸的iii-n接觸表面430;440。電子供體介電層43;44包含在mocvd反應器中原位沉積的、具有高密度的sin。sin可以是化學計量的或非化學計量的。發明人的實驗表明,例如,覆蓋有原位sin的hemt結構不受工藝步驟的影響,即使是那些預計具有較高溫度的工藝步驟也是如此。根據替代實施方式,電子供體介電層43;44包括alsin。al摻雜允許增加介電材料的帶隙。根據另一替代實施方式,電子供體介電層43;44包含si、al、o和n中的一者或多者。電子供體介電層43;44的厚度為1nm至500nm,優選為30nm至400nm,更優選為50nm至300nm,諸如100nm至200nm。在進行任何其他處理之前,可以通過pecvd或lpcvdsin或siox從外部對原位sin進行增厚,例如厚度超過500nm。在圖7c中,兩個電子供體介電層43;44的厚度與電子受體介電層41和氧化層42的疊層一樣厚。根據替代實施方式,兩個電子供體介電層43;44封裝了高電子遷移率晶體管,并且兩個電子供體介電層在柵極區中被蝕刻掉,并且在隨后形成源極和漏極的柵極接入區和漏極接入區中被蝕刻掉。根據替代實施方式,兩個電子供體介電層43;44比電子受體介電層41和氧化層42的疊層厚。最終,在圖7b中,鈍化疊層40在源極接入區中被蝕刻掉并且在漏極接入區中被蝕刻掉。更特別地,鈍化疊層40的兩個電子供體介電層43;44分別在源極區51和漏極區52中被蝕刻掉。然后在源極區51中形成歐姆接觸,且然后在漏極區52中形成歐姆接觸。在源極區51中形成歐姆接觸并且在漏極區52中形成歐姆接觸包括多個工藝步驟。例如,這通過從沉積光刻膠開始并通過光刻步驟來限定各個歐姆接觸的相應的區域來完成。然后分別在源極區51和漏極區52中部分或完全去除電子供體介電層43;44。例如,可以通過在hf或緩沖hf中的濕法蝕刻或在氟化學中的rie或icp等離子體工具中的干法蝕刻來去除電子供體介電層43;44。氟化學中的電子供體介電層43;44的干法蝕刻和濕法蝕刻都將在第二有源iii-n層23上停止,該第二有源iii-n層23以非常高的選擇性用作蝕刻停止層。例如,在基于氟化學的干法蝕刻系統中,諸如例如在分別使用sf6或cf4作為蝕刻氣體和蝕刻功率為10w至150w的rf或“壓板”和icp或“線圈”的感應耦合等離子體系統中,對電子供體介電層43;44進行蝕刻。這允許徹底去除剩余的電子供體介電層43;44,而不去除第二有源iii-n層23或下面的任何層。根據替代實施方式,第二有源iii-n層23在濕法蝕刻中、例如在堿性溶液中或在抗蝕劑顯影劑中被部分蝕刻,從而允許部分地在第二有源iii-n層23中的源極區51和漏極區52中形成相應的歐姆接觸。一旦限定了歐姆接觸的區域,即當已經限定了源極區51和漏極區52時,可以例如通過熱蒸發、或通過濺射或通過電子束蒸發來沉積金屬層或金屬層的疊層。通過在光刻膠的頂部上并且不與第二有源iii-n層23接觸地執行金屬的剝離來連續地限定金屬圖案。可替代地,首先去除光刻膠,并且沉積包含例如ti和al的金屬疊層,且然后執行第二光刻膠沉積和光刻步驟,以允許在不需要金屬疊層的區域中對金屬疊層進行干法蝕刻并去除光刻膠。然后,限定的歐姆接觸可以經受一個或多個合金化步驟,例如快速熱退火步驟,該步驟在還原性的或惰性的氣氛中,諸如例如在氫氣或混合氣體或氮氣中,在例如800℃與900℃之間的溫度下,持續一分鐘。獲得了根據本發明的高電子遷移率晶體管1。

根據圖8a至圖8c中所示的實施方式,按照圖8a至圖8c中的不同步驟示意性所示地制造根據本發明的高電子遷移率晶體管。具有與在圖2a至圖2c中以及在圖3a與圖3b中以及在圖4a至圖4c中以及在圖5a至圖5c中以及在圖6a至圖6c中以及在圖7a至圖7c中的部件相同的附圖標記的部件執行相同功能。在圖8a中可見,根據本發明的半導體結構包括襯底10和外延iii-n半導體層疊層20。外延iii-n半導體層疊層20包括第一有源iii-n層22和第二有源iii-n層23,在第一有源iii-n層22與第二有源iii-n層23之間具有二維電子氣21。第一有源iii-n層22的厚度例如介于20nm與500nm之間,優選地介于30nm與300nm之間,更優選地介于50nm與250nm之間,諸如例如為100nm至150nm。第二有源iii-n層23的厚度例如介于10nm與100nm之間,優選地介于20nm與50nm之間。這種厚度的組合為有源層提供了良好的特性,例如就獲得的2deg21而言。第一有源iii-n層22包含氮化物以及b、al、ga、in和tl中的一者或多者。第一有源iii-n層22例如包含gan。第二有源iii-n層23包含氮化物以及b、al、ga、in和tl中的一者或多者。第二有源iii-n層23例如包含algan。術語algan涉及以任何化學計量比(alxgayn)包含al、ga和n的組合物,其中x介于0與1之間且y介于0與1之間。可替代地,第二有源iii-n層23例如包含aln。可替代地,第二有源iii-n層23包含inalgan。諸如inalgan之類的組合物包含任何合適量的in。可替代地,第一有源iii-n層22和第二有源iii-n層23均包含inalgan,并且第二有源iii-n層23包括大于第一有源iii-n層22的帶隙的帶隙,并且其中第二有源iii-n層23包括大于第一有源iii-n層22的極化的極化。可替代地,第一有源iii-n層22和第二有源iii-n層23均包含blinalgan,并且第二有源iii-n層23包括大于第一有源iii-n層22的帶隙的帶隙,并且其中第二有源iii-n層23包括大于第一有源iii-n層22的極化的極化。可以根據要獲得的特性來選擇有源層的組合物,并且組合物可以相應地變化。例如,利用包含約150nm厚度的gan的第一有源iii-n層22和包含約20nm厚度的algan的第二有源iii-n層23獲得了良好的結果。在柵極區31中的第二有源iii-n層23中形成完整凹部24,從而暴露第一有源iii-n層22。這可以通過在諸如反應離子蝕刻或rie的等離子體蝕刻工具中或者優選地在感應耦合等離子體或icp工具中進行蝕刻來實現。試劑氣體可以是cl2或bcl3。可替代地,可以使用數字蝕刻工藝,而連續地且反復地,首先例如在o2、o3或n2o等離子體中氧化第二有源iii-n層的頂表面,之后例如在sf6或cf4等離子體中將所形成的氧化物蝕刻掉。電子受體介電層41形成在外延iii-n半導體層疊層20的頂部上,并且更特別地在第二有源iii-n層23的頂部上,從而形成在第二有源iii-n層23的凹部24中。根據替代實施方式,在第二有源iii-n層23的頂部沉積掩膜并且在柵極區31中將該掩膜蝕刻掉。如圖8c所示,然后在柵極區31中形成電子受體介電層41。電子受體介電層41包括與外延iii-n半導體層疊層20的第二有源iii-n層23接觸的鈍化表面410。電子受體介電層41還包括與鈍化表面410相反的介電表面411。第二有源iii-n層23包括與電子受體介電層41的鈍化表面410接觸的第二鈍化表面230,從而在第二有源iii-n層23與電子受體介電層41之間限定鈍化接觸界面231。鈍化接觸界面231延伸成使得鈍化表面410與在柵極區31中與第二鈍化表面的10%至30%直接接觸。換句話說,蝕刻掉除在柵極區31中之外的電子受體介電層41。電子受體介電層的厚度低于形成在第二有源iii-n層23中的凹部24的深度。電子受體介電層41包含例如mgxsi1-xn,其中x介于0.05與0.95之間。根據替代實施方式,電子受體介電層41包含mgya1-yn,其中y介于0.05與0.95之間。根據另一替代實施方式,電子受體介電層包含mgasizal1-a-zn,其中a介于0.05與0.95之間,并且其中z介于0.05與0.95之間,并且a+z介于0.1與1之間。mgsin或mgaln或mgsialn在外延iii-n半導體層疊層20的頂部上外延生長,優選在第二有源iii-n層23的頂部上外延生長。如圖8c所示,鈍化疊層40還包括氧化層42。鈍化疊層40,且更特別地,電子受體介電層41和氧化層42例如通過mocvd生長。根據替代實施方式,鈍化疊層40通過mbe生長。氧化層42例如包含mgo。根據替代實施方式,氧化層42包含alx或siox或其合金。根據另一替代實施方式,氧化層42包含諸如hfox、zrox等的柵極介電材料。氧化層42還在形成在第二有源iii-n層23的凹部24中延伸。氧化層42包括與介電表面411接觸的氧化物表面420和與氧化物表面420相反的鈍化絕緣表面421。介電表面411和氧化物表面420延伸成使得氧化物表面420沿著介電表面411的整個表面與介電表面411直接接觸。在圖8c中,在柵極區31中的鈍化疊層40的頂部上形成柵極30。柵極30包括偏置表面300,通過該偏置表面將電壓偏置施加到柵極30和與偏置表面300相反的柵極絕緣表面301。更特別地,在氧化層42的頂部上的柵極區31中形成柵極,從而在鈍化絕緣表面421與柵極絕緣表面301之間限定絕緣接觸界面423。絕緣接觸界面423延伸成使得柵極絕緣表面301與鈍化絕緣表面421的100%直接接觸。如圖8c所示,可以在源極區和漏極區中形成歐姆接觸,從而形成金屬氧化物半導體場效應晶體管1。

根據圖9a至圖9c中所示的實施方式,按照圖9a至圖9c中的不同步驟示意所示地制造根據本發明的高電子遷移率晶體管。具有與在圖2a至圖2c中以及在圖3a至圖3b中以及在圖4a至圖4c中以及在圖5a至圖5c中以及在圖6a至圖6c中以及在圖7a至圖7c中的部件相同的附圖標記的部件執行相同功能。在圖9a中可見,根據本發明的半導體結構包括襯底10和外延iii-n半導體層疊層20。外延iii-n半導體層疊層20包括第一有源iii-n層22和第二有源iii-n層23,在第一有源iii-n層22與第二有源iii-n層23之間具有二維電子氣21。第一有源iii-n層22的厚度例如介于20nm與500nm之間,優選地介于30nm與300nm之間,更優選地介于50nm與250nm之間,諸如例如為100nm至150nm。第二有源iii-n層23的厚度例如介于10nm與100nm之間,優選地介于20nm與50nm之間。這種厚度的組合為有源層提供了良好的特性,例如就獲得的2deg21而言。第一有源iii-n層22包含氮化物以及b、al、ga、in和tl中的一者或多者。第一有源iii-n層22例如包括gan。第二有源iii-n層23包含氮化物以及b、al、ga、in和tl中的一者或多者。第二有源iii-n層23例如包含algan。術語algan涉及以任何化學計量比(alxgayn)包含al、ga和n的組合物,其中x介于0與1之間且y介于0與1之間。可替代地,第二有源iii-n層23例如包含aln。可替代地,第二有源iii-n層23包含inalgan。諸如inalgan之類的組合物包含任何合適量的in。可替代地,第一有源iii-n層22和第二有源iii-n層23均包含inalgan,并且第二有源iii-n層23包括大于第一有源iii-n層22的帶隙的帶隙,并且其中第二有源iii-n層23包括大于第一有源iii-n層22的極化的極化。可替代地,第一有源iii-n層22和第二有源iii-n層23均包含blinalgan,并且第二有源iii-n層23包括大于第一有源iii-n層22的帶隙的帶隙,并且其中第二有源iii-n層23包括大于第一有源iii-n層22的極化的極化。可以根據要獲得的特性來選擇有源層的組合物,并且組合物可以相應地變化。例如,利用包含約150nm厚度的gan的第一有源iii-n層22和包含約20nm厚度的algan的第二有源iii-n層23獲得了良好的結果。在柵極區31中的第二有源iii-n層23中形成完整凹部24,從而暴露第一有源iii-n層22。這可以通過在諸如反應離子蝕刻或rie的等離子體蝕刻工具中或者優選地在感應耦合等離子體或icp工具中進行蝕刻來實現。試劑氣體可以是cl2或bcl3。可替代地,可以使用數字蝕刻工藝,而連續地且反復地,首先例如在o2、o3或n2o等離子體中氧化第二有源iii-n層的頂表面,之后例如在sf6或cf4等離子體中將所形成的氧化物蝕刻掉。電子受體介電層41形成在外延iii-n半導體層疊層20的頂部上,并且更特別地在第二有源iii-n層23的頂部上,從而形成在第二有源iii-n層23的凹部24中。根據替代實施方式,在第二有源iii-n層23的頂部沉積掩膜并且在柵極區31中將該掩膜蝕刻掉。如圖9b所示,然后在柵極區31中形成電子受體介電層41。電子受體介電層41包括與外延iii-n半導體層疊層20的第二有源iii-n層23接觸的鈍化表面410。電子受體介電層41還包括與鈍化表面410相反的介電表面411。第二有源iii-n層23包括與電子受體介電層41的鈍化表面410接觸的第二鈍化表面230,從而在第二有源iii-n層23與電子受體介電層41之間限定鈍化接觸界面231。鈍化接觸界面231延伸成使得鈍化表面410在柵極區31中與第二鈍化表面的10%至30%直接接觸。換句話說,蝕刻掉除在柵極區31中之外的電子受體介電層41。電子受體介電層的厚度高于形成在第二有源iii-n層23中的凹部24的深度。電子受體介電層41包含例如mgxsi1-xn,其中x介于0.05與0.95之間。根據替代實施方式,電子受體介電層41包含mgya1-yn,其中y介于0.05與0.95之間。根據另一替代實施方式,電子受體介電層包含mgasizal1-a-zn,其中a介于0.05與0.95之間,并且其中z介于0.05與0.95之間,并且a+z介于0.1與1之間。mgsin或mgaln或mgsialn在外延iii-n半導體層疊層20的頂部上外延生長,優選在第二有源iii-n層23的頂部上外延生長。如圖9c所示,鈍化疊層40還包括氧化層42。鈍化疊層40,且更特別地,電子受體介電層41和氧化層42例如通過mocvd生長。根據替代實施方式,鈍化疊層40通過mbe生長。氧化層42例如包含mgo。根據替代實施方式,氧化層42包含alx或siox或其合金。根據另一替代實施方式,氧化層42包含諸如hfox、zrox等的柵極介電材料。氧化層42包括與介電表面411接觸的氧化物表面420和與氧化物表面420相反的鈍化絕緣表面421。介電表面411和氧化物表面420延伸成使得氧化物表面420沿著介電表面411的整個表面與介電表面411直接接觸。在圖9c中,在柵極區31中的鈍化疊層40的頂部上形成柵極30。柵極30包括偏置表面300,通過該偏置表面將電壓偏置施加到柵極30和與偏置表面300相反的柵極絕緣表面301。更特別地,在氧化層42的頂部上的柵極區31中形成柵極,從而在鈍化絕緣表面421與柵極絕緣表面301之間限定絕緣接觸界面423。絕緣接觸界面423延伸成使得柵極絕緣表面301與鈍化絕緣表面421的100%直接接觸。如圖9c所示,可以在源極區和漏極區中形成歐姆接觸,從而形成金屬氧化物半導體場效應晶體管1。

根據圖10a至圖10c中所示的實施方式,按照圖10a至圖10c中的不同步驟示意性所示地制造根據本發明的高電子遷移率晶體管。具有與在圖2a至圖2c中以及在圖3a至圖3b中以及在圖4a至圖4c中以及在圖5a至圖5c中以及在圖6a至圖6c中以及在圖7a至圖7c中以及在圖8a至圖8c中以及在圖9a至圖9c中的部件相同的附圖標記的部件執行相同功能。在圖10a中可見,根據本發明的半導體結構包括襯底10和外延iii-n半導體層疊層20。外延iii-n半導體層疊層20包括第一有源iii-n層22和第二有源iii-n層23,在第一有源iii-n層22與第二有源iii-n層23之間具有二維電子氣21。第一有源iii-n層22的厚度例如介于20nm與500nm之間,優選地介于30nm與300nm之間,更優選地介于50nm與250nm之間,諸如例如為100nm至150nm。第二有源iii-n層23的厚度例如介于10nm與100nm之間,優選地介于20nm與50nm之間。這種厚度的組合為有源層提供了良好的特性,例如就獲得的2deg21而言。第一有源iii-n層22包含氮化物以及b、al、ga、in和tl中的一者或多者。第一有源iii-n層22例如包括gan。第二有源iii-n層23包含氮化物以及b、al、ga、in和tl中的一者或多者。第二有源iii-n層23例如包含algan。術語algan涉及以任何化學計量比(alxgayn)包含al、ga和n的組合物,其中x介于0與1之間且y介于0與1之間。可替代地,第二有源iii-n層23例如包含aln。可替代地,第二有源iii-n層23包含inalgan。諸如inalgan之類的組合物包含任何合適量的in。可替代地,第一有源iii-n層22和第二有源iii-n層23均包含inalgan,并且第二有源iii-n層23包括大于第一有源iii-n層22的帶隙的帶隙,并且其中第二有源iii-n層23包括大于第一有源iii-n層22的極化的極化。可替代地,第一有源iii-n層22和第二有源iii-n層23均包含blinalgan,并且第二有源iii-n層23包括大于第一有源iii-n層22的帶隙的帶隙,并且其中第二有源iii-n層23包括大于第一有源iii-n層22的極化的極化。可以根據要獲得的特性來選擇有源層的組合物,并且組合物可以相應地變化。例如,利用包含約150nm厚度的gan的第一有源iii-n層22和包含約20nm厚度的algan的第二有源iii-n層23獲得了良好的結果。在柵極區31中的第二有源iii-n層23中形成完整凹部24,從而暴露第一有源iii-n層22。這可以通過在諸如反應離子蝕刻或rie的等離子體蝕刻工具中或者優選地在感應耦合等離子體或icp工具中進行蝕刻來實現。試劑氣體可以是cl2或bcl3。可替代地,可以使用數字蝕刻工藝,而連續地且反復地,首先例如在o2、o3或n2o等離子體中氧化第二有源iii-n層的頂表面,之后例如在sf6或cf4等離子體中將所形成的氧化物蝕刻掉。如圖10a的放大圖所示,在第二有源iii-n層23的凹部24中形成包含aln的aln層45。根據替代實施方式,還在第二有源iii-n層23的蝕刻側壁上的柵極區31中的凹部24中形成包含aln的aln層45。aln層45優選地是aln的單個單層。aln層45的厚度優選為1nm。電子受體介電層41形成在外延iii-n半導體層疊層20的頂部上,并且更特別地在第二有源iii-n層23的頂部上,從而形成在第二有源iii-n層23的凹部24中的aln層45的頂部上。根據替代實施方式,在第二有源iii-n層23的頂部沉積掩膜并且在柵極區31中將該掩膜蝕刻掉。如圖10c所示,然后在柵極區31中形成電子受體介電層41。電子受體介電層41包括與外延iii-n半導體層疊層20的第二有源iii-n層23接觸的鈍化表面410。電子受體介電層41還包括與鈍化表面410相反的介電表面411。第二有源iii-n層23包括與電子受體介電層41的鈍化表面410接觸的第二鈍化表面230,從而在第二有源iii-n層23與電子受體介電層41之間限定鈍化接觸界面231。鈍化接觸界面231延伸成使得鈍化表面410在柵極區31中與第二鈍化表面的10%至30%直接接觸。換句話說,蝕刻掉除在柵極區31中之外的電子受體介電層41。電子受體介電層的厚度低于形成在第二有源iii-n層23中的凹部24的深度。電子受體介電層41包含例如mgxsi1-xn,其中x介于0.05與0.95之間。根據替代實施方式,電子受體介電層41包含mgya1-yn,其中y介于0.05與0.95之間。根據另一替代實施方式,電子受體介電層包含mgasizal1-a-zn,其中a介于0.05與0.95之間,并且其中z介于0.05與0.95之間,并且a+z介于0.1與1之間。mgsin或mgaln或mgsialn在外延iii-n半導體層疊層20的頂部上外延生長,優選在第二有源iii-n層23的頂部上外延生長。如圖10c所示,鈍化疊層40還包括氧化層42。鈍化疊層40,且更特別地,電子受體介電層41和氧化層42例如通過mocvd生長。根據替代實施方式,鈍化疊層40通過mbe生長。氧化層42例如包含mgo。根據替代實施方式,氧化層42包含alx或siox或其合金。根據另一替代實施方式,氧化層42包含諸如hfox、zrox等的柵極介電材料。氧化層42還在形成在第二有源iii-n層23的凹部24中延伸。氧化層42包括與介電表面411接觸的氧化物表面420和與氧化物表面420相反的鈍化絕緣表面421。介電表面411和氧化物表面420延伸成使得氧化物表面420沿著介電表面411的整個表面與介電表面411直接接觸。在圖10c中,在柵極區31中的鈍化疊層40的頂部上形成柵極30。柵極30包括偏置表面300,通過該偏置表面將電壓偏置施加到柵極30和與偏置表面300相反的柵極絕緣表面301。更特別地,在氧化層42的頂部上的柵極區31中形成柵極,從而在鈍化絕緣表面421與柵極絕緣表面301之間限定絕緣接觸界面423。絕緣接觸界面423延伸成使得柵極絕緣表面301與鈍化絕緣表面421的100%直接接觸。如圖10c所示,可以在源極區和漏極區中形成歐姆接觸,從而形成金屬氧化物半導體場效應晶體管1。

根據圖11a至圖11c中所示的實施方式,按照圖11a至圖11c中的不同步驟示意性所示地制造根據本發明的高電子遷移率晶體管。具有與在圖2a至圖2c中以及在圖3a至圖3b中以及在圖4a至圖4c中以及在圖5a至圖5c中以及在圖6a至圖6c中以及在圖7a至圖7c中以及在圖8a至圖8c中以及在圖9a至圖9c中以及在圖10a至圖10c中的部件相同的附圖標記的部件執行相同功能。在圖11a中可見,根據本發明的半導體結構包括襯底10和外延iii-n半導體層疊層20。外延iii-n半導體層疊層20包括第一有源iii-n層22和第二有源iii-n層23,在第一有源iii-n層22與第二有源iii-n層23之間具有二維電子氣21。第一有源iii-n層22的厚度例如介于20nm與500nm之間,優選地介于30nm與300nm之間,更優選地介于50nm與250nm之間,諸如例如為100nm至150nm。第二有源iii-n層23的厚度例如介于10nm與100nm之間,優選地介于20nm至50nm之間。這種厚度的組合為有源層提供了良好的特性,例如就獲得的2deg21而言。第一有源iii-n層22包含氮化物以及b、al、ga、in和tl中的一者或多者。第一有源iii-n層22例如包含gan。第二有源iii-n層23包含氮化物以及b、al、ga、in和tl中的一者或多者。第二有源iii-n層23例如包含algan。術語algan涉及以任何化學計量比(alxgayn)包含al、ga和n的組合物,其中x介于0與1之間且y介于0與1之間。可替代地,第二有源iii-n層23例如包含aln。可替代地,第二有源iii-n層23包含inalgan。諸如inalgan之類的組合物包含任何合適量的in。可替代地,第一有源iii-n層22和第二有源iii-n層23均包含inalgan,并且第二有源iii-n層23包括大于第一有源iii-n層22的帶隙的帶隙,并且其中第二有源iii-n層23包括大于第一有源iii-n層22的極化的極化。可替代地,第一有源iii-n層22和第二有源iii-n層23均包含blinalgan,并且第二有源iii-n層23包括大于第一有源iii-n層22的帶隙的帶隙,并且其中第二有源iii-n層23包括大于第一有源iii-n層22的極化的極化。可以根據要獲得的特性來選擇有源層的組合物,并且組合物可以相應地變化。例如,利用包含約150nm厚度的gan的第一有源iii-n層22和包含約20nm厚度的algan的第二有源iii-n層23獲得了良好的結果。在柵極區31中的第二有源iii-n層23中形成完整凹部24,從而暴露第一有源iii-n層22。這可以通過在諸如反應離子蝕刻或rie的等離子體蝕刻工具中或者優選地在感應耦合等離子體或icp工具中進行蝕刻來實現。試劑氣體可以是cl2或bcl3。可替代地,可以使用數字蝕刻工藝,而連續地且反復地,首先例如在o2、o3或n2o等離子體中氧化第二有源iii-n層的頂表面,之后例如在sf6或cf4等離子體中將所形成的氧化物蝕刻掉。在第二有源iii-n層23的凹部24中形成包含aln的aln層45。根據替代實施方式,還在第二有源iii-n層23的蝕刻側壁上的柵極區31中的凹部24中形成包含aln的aln層45。aln層45優選地是aln的單個單層。aln層45的厚度優選為1nm。電子受體介電層41形成在外延iii-n半導體層疊層20的頂部上,并且更特別地在第二有源iii-n層23的頂部上,從而形成在第二有源iii-n層23的凹部24中的aln層45的頂部上。根據替代實施方式,在第二有源iii-n層23的頂部沉積掩膜并且在柵極區31中將該掩膜蝕刻掉。如圖11b所示,然后在柵極區31中形成電子受體介電層41。電子受體介電層41包括與外延iii-n半導體層疊層20的第二有源iii-n層23接觸的鈍化表面410。電子受體介電層41還包括與鈍化表面410相反的介電表面411。第二有源iii-n層23包括與電子受體介電層41的鈍化表面410接觸的第二鈍化表面230,從而在第二有源iii-n層23與電子受體介電層41之間限定鈍化接觸界面231。鈍化接觸界面231延伸成使得鈍化表面410在柵極區31中與第二鈍化表面的10%至30%直接接觸。換句話說,蝕刻掉除在柵極區31中之外的電子受體介電層41。電子受體介電層的厚度大于形成在第二有源iii-n層23中的凹部24的深度。電子受體介電層41包含例如mgxsi1-xn,其中x介于0.05與0.95之間。根據替代實施方式,電子受體介電層41包含mgya1-yn,其中y介于0.05與0.95之間。根據另一替代實施方式,電子受體介電層包含mgasizal1-a-zn,其中a介于0.05與0.95之間,并且其中z介于0.05與0.95之間,并且a+z介于0.1與1之間。mgsin或mgaln或mgsialn在外延iii-n半導體層疊層20的頂部上外延生長,優選在第二有源iii-n層23的頂部上外延生長。如圖11c所示,鈍化疊層40還包括氧化層42。鈍化疊層40,且更特別他,電子受體介電層41和氧化層42例如通過mocvd生長。根據替代實施方式,鈍化疊層40通過mbe生長。氧化層42例如包含mgo。根據替代實施方式,氧化層42包含alx或siox或其合金。根據另一替代實施方式,氧化層42包含諸如hfox、zrox等的柵極介電材料。氧化層42包括與介電表面411接觸的氧化物表面420和與氧化物表面420相反的鈍化絕緣表面421。介電表面411和氧化物表面420延伸成使得氧化物表面420沿著介電表面411的整個表面與介電表面411直接接觸。在圖11c中,在柵極區31中的鈍化疊層40的頂部上形成柵極30。柵極30包括偏置表面300,通過該偏置表面將電壓偏置施加到柵極30和與偏置表面300相反的柵極絕緣表面301。更特別地,在氧化層42的頂部上的柵極區31中形成柵極,從而在鈍化絕緣表面421與柵極絕緣表面301之間限定絕緣接觸界面423。絕緣接觸界面423延伸成使得柵極絕緣表面301與鈍化絕緣表面421的100%直接接觸。如圖11c所示,可以在源極區和漏極區中形成歐姆接觸,從而形成金屬氧化物半導體場效應晶體管1。

圖12示意性地示出了根據本發明的高電子遷移率晶體管的制造方法的步驟。在步驟101中,提供襯底10。在步驟102中,由此在襯底10的頂部上提供外延iii-n半導體層疊層20。外延iii-n半導體層疊層20包括有源層,該有源層包括第一有源iii-n層、在第一有源iii-n層的頂部上的第二有源iii-n層,其中第二有源iii-n層包括凹部24,并且其中包括在第一有源iii-n層與第二有源iii-n層之間的二維電子氣。在步驟103中,隨后在外延iii-n半導體層疊層20的頂部上提供鈍化疊層40。鈍化疊層40包括電子受體介電層41。電子受體介電層41包含摻雜有硅和/或鋁的氮化鎂。電子受體介電層41在凹部24中延伸。最后,在步驟104中,在柵極區31中的電子受體介電層41的頂部上提供柵極30。

盡管已經通過參考特定實施方式對本發明進行了說明,但是對于本領域技術人員而言顯而易見的是,本發明不限于前述說明性實施方式的細節,并且本發明可以在不脫離其范圍的情況下通過各種改變和修改來實現。因此,本實施方式在所有方面都應被認為是說明性的而不是限制性的,本發明的范圍由所附權利要求而不是前述說明書來指示,并且因此所有落入權利要求的含義和等同范圍內的改變旨在包含在其中。換句話說,預期涵蓋落入基本原理的范圍內并且基本屬性在本專利申請中被要求保護的任何和所有修改、變化或等同物。此外,本專利申請的讀者將理解,詞語“包括”或“包含”不排除其他元件或步驟,詞語“一”或“一種”不排除多個,并且單個諸如計算機系統、處理器或另一集成單元之類的單元可以實現權利要求中記載的若干裝置的功能。權利要求中的任何附圖標記不應被解釋為限制有關的相應權利要求。當在說明書或權利要求中使用術語“第一”、“第二”、“第三”、“a”、“b”、“c”等時,這些術語被引入以用于在相似的元件或步驟之間區分,而不一定描述一種按順序或按時間排序的序列。類似地,引入術語“頂部”、“底部”、“上方”、“下方”等是為了描述的目的,而不一定表示相對位置。應當理解的是,如此使用的術語在適當的情況下是可互換的,并且本發明的實施方式能夠根據本發明以其他順序或者以不同于上述或所示的取向來操作。

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